[發明專利]一種FPGA部分重構在雷達信號處理中的裝置及其實現方法

有效

• 申請號: 201610181834.6
• 申請日: 2016-03-28
• 公開（公告）號: CN105807263B
• 公開（公告）日: 2018-03-16
• 發明（設計）人: 張玉璽;王占超;王俊;尹晗;陳力;王俊凱
• 申請（專利權）人: 北京航空航天大學
• 主分類號: G01S7/02
• 分類號: G01S7/02
• 代理公司: 北京慧泉知識產權代理有限公司11232
• 代理人: 王順榮,唐愛華

1.一種FPGA部分重構在雷達信號處理中的裝置的實現方法，該方法的實施是基于FPGA部分重構在雷達信號處理中的裝置，該裝置包括FPGA及其外圍電路、ADC及其外圍電路、網口芯片電路及電源電路；

所述FPGA為核心芯片，負責所有邏輯功能的實現；FPGA控制ADC進行采樣，并接收采樣數據，FPGA內部對采樣數據進行處理；FPGA控制網口芯片實現上位機與FPGA之間的通信：FPGA處理后的雷達波形結果通過網口傳輸給上位機，同時FPGA接收上位機發送的部分配置文件和命令；

所述FPGA的外圍電路包括電源濾波電路、時鐘電路、配置模式控制電路和程序存儲FLASH電路；電源濾波電路給FPGA提供噪聲小且穩定的電壓；時鐘電路為FPGA提供所需的時鐘信號；FPGA通過配置三個配置引腳的電平進行選擇；FPGA在斷電之后其內部布線邏輯會被清除，每次上電都需要重新配置，因此需要將FPGA程序生成的配置文件固化到程序存儲FLASH中，每次上電FPGA從該FLASH中讀取配置文件進行配置；

ADC為采樣芯片，負責對外部輸入信號進行采樣，把模擬信號轉換為數字信號，ADC采樣得到的數字信號送入FPGA內部進行數字處理；采用兩片ADC對兩路雷達波形進行采集；ADC的輸入信號為差分信號，因此需要在信號輸入端將輸入的單端信號轉為相應的差分信號；ADC轉換完成的信號以LVDS DDR的方式傳輸給FPGA；

所述ADC外圍電路包括單端轉差分電路和信號電平轉換電路；單端轉差分電路能夠將輸入的單端雷達信號轉換為相應的差分信號；信號電平轉換電路是為了將FPGA輸出的控制信號轉換為和ADC匹配電平；

所述網口芯片電路是網口通信電路模塊的核心控制芯片，它作為FPGA與上位機之間的橋梁，負責完成它們之間的數據傳輸；網口芯片電路上層信號與FPGA通過GMI接口相連；底層信號與網絡物理層的RJ45水晶頭相連；FPGA控制網口芯片電路工作在千兆網模式；FPGA處理后的雷達波形結果通過網口傳輸給上位機，同時FPGA接收上位機通過網口發送的部分配置文件和命令；

所述電源電路為FPGA部分重構在雷達信號處理中的裝置提供工作所需電壓；

其特征在于：實現方法包括如下步驟：

步驟一：分析多種工作模式下FPGA程序中相同的處理流程與不同的處理流程；接收上位機發送的部分配置文件，對FPGA進行部分重配置，動態處理多種雷達波形并將處理結果通過網口發送到上位機；

通過分析，對雷達波形的處理都需要經過ADC采樣，將模擬信號轉換為數字信號并在FPGA內部進行處理；不同雷達波形的處理算法有所不同；處理后的結果通過網口上傳到上位機；FPGA通過網口接收上位機發送的部分配置文件對FPGA進行重配置；ADC對輸入的模擬信號進行采樣，FPGA通過網口向上位機傳輸波形處理結果，上位機通過網口向FPGA傳輸部分配置文件；

步驟二：編寫各個模塊的FPGA實現算法；通過分析可知，分為以下四個功能模塊：ADC采集模塊、部分配置模塊、波形處理模塊及網口傳輸模塊；

所述ADC采集模塊；是FPGA對ADS5562芯片的控制，FPGA對ADS5562芯片的控制就是在每次轉換完成后讀出轉換數據；ADS5562芯片返回的數據是LVDS DDR格式的，FPGA將返回的差分數據轉換為單端數據；ADS5562芯片的輸入信號為差分信號，因此需要在信號輸入端將輸入的單端信號轉為相應的差分信號；ADC轉換完成的信號以LVDS DDR的方式傳輸給FPGA；

所述部分配置模塊；FPGA采用內部配置接口ICAP的方式實現部分重構；動態重構的配置數據通過ICAP接口動態地對FPGA進行重配置；ICAP接口包含單獨的數據輸入總線和數據輸出總線；

在實現部分重構的時候，首先需要在上位機VC界面的控制下，將部分重構文件通過網口發送給FPGA，FPGA接收到部分配置文件并存儲到內部RAM中，FPGA檢測到部分配置文件的結束標志時，停止向RAM中寫數，同時開始從RAM中讀取部分配置文件的數據，并發送到ICAP接口；

FPGA對ICAP的控制是通過狀態機的方式實現；

所述波形處理模塊；FPGA對波形處理模塊的設計是對不同波形進行處理，包括線性調頻波的脈沖壓縮、步進頻率波的脈沖壓縮、頻移鍵控波的解調、相移鍵控波的解調及幅度鍵控波的解調；

所述網口傳輸模塊；該模塊負責FPGA與上位機之間的數據傳輸，包括FPGA將處理之后的數據打包上傳到上位機，同時上位機將部分配置文件傳輸到FPGA實現部分重構，另外上位機也通過網口向FPGA發送控制命令；

步驟三：采用palnahead12.4軟件進行區域分配，生成FPGA的燒寫文件

在采用palnahead12.4進行區域分配之前，需要在FPGA開發環境ISE12.4中生成ngc文件；在ISE12.4中的工程文件中需要將波形處理模塊設置為頂層 模塊，并在綜合選項中把“add IO BUF”不選，然后綜合生成波形處理模塊的ngc文件，該文件在后面的planahead12.4中會用到；除了生成波形處理模塊的ngc文件還需要生成頂層模塊的ngc文件，頂層模塊ngc文件的生成需要將波形處理模塊的代碼文件從工程中刪除，只保留程序中對波形處理模塊的調用，同樣只進行第一步綜合，這里需要選中“add IO BUF”，生成相應的ngc文件；

生成這些ngc文件之后在planahead12.4中對波形處理模塊進行區域劃分；這里需要新建一個新的planahead12.4工程，在選擇工程屬性的時候需要勾選上“set PR project”，只有安裝部分重構的license之后才會出現該選項；下面就需要按照提示添加相應的文件，首先需要添加的是頂層模塊的ngc文件，接下來提示添加相應的管腳約束文件；接下來就需要對這個波形處理模塊進行設置；首先需要將波形處理模塊設置為可重構模塊，然后在波形處理模塊中添加前面生成的波形處理模塊的ngc文件，添加之后就需要對該波形處理模塊進行區域劃分，所選擇的FPGA的區域需要滿足波形處理模塊中所需要的邏輯資源，選定好區域后需要經過drc檢測，檢測沒問題之后就在planahead12.4中進行設置，經過布局布線之后會生成波形處理模塊的配置文件以及全局配置文件；

需要對這些文件進行有效性檢測；檢測方法就是在線加載進行測試，驗證部分配置文件是否能夠正確完成重構功能；

步驟四：上位機發送部分配置文件進行功能模式的切換測試；

通過上位機VC界面進行功能切換測試；在VC界面的設置中，首先需要初始化網口通信；然后選擇部分配置文件進行傳輸，選擇配置文件的時候會自動檢測部分配置文件的有效性并進行判斷；若部分配置文件有效就向FPGA進行發 送，FPGA接收到部分配置文件之后先存儲在RAM中，檢測到配置文件接收完成后開始進行FPGA的配置。