[發(fā)明專利]一種橫向SOI功率LDMOS

在審

• 申請?zhí)枺?/td>: 201610156053.1
• 申請日: 2016-03-18
• 公開（公告）號: CN105789314A
• 公開（公告）日: 2016-07-20
• 發(fā)明（設(shè)計）人: 羅小蓉;吳俊峰;馬達(dá);魏杰
• 申請（專利權(quán)）人: 電子科技大學(xué)
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06
• 代理公司: 成都點睛專利代理事務(wù)所(普通合伙) 51232
• 代理人: 葛啟函

技術(shù)領(lǐng)域

本發(fā)明屬于半導(dǎo)體功率器件技術(shù)領(lǐng)域，涉及一種橫向SOI功率LDMOS。

背景技術(shù)

SOI是指絕緣襯底上的半導(dǎo)體，與體硅技術(shù)相比，SOI技術(shù)具有高速、低功耗、高集成度、 寄生效應(yīng)小、泄漏電流小以及便于隔離等優(yōu)點，并具備很強的抗輻照能力以及無可控硅自鎖 效應(yīng)。同時其相對低的導(dǎo)通電阻以及便于集成等特點使得SOILDMOS在功率集成電路、尤其 在低功耗集成電路中應(yīng)用十分廣泛。

對于常規(guī)LDMOS器件而言，漂移區(qū)長度隨器件擊穿電壓的升高而單調(diào)增加，從而增大器 件所占的芯片面積和成本。更重要的是，器件的導(dǎo)通電阻隨漂移區(qū)長度(或器件耐壓)的增 加而增大，其中擊穿電壓(BV,BreakdownVoltage)與比導(dǎo)通電阻(Ron,sp，Specific on-Resistance)之間關(guān)系可表示為，而導(dǎo)通電阻的增加導(dǎo)致器件功耗急劇增加。

為了緩解比導(dǎo)通電阻和擊穿電壓的矛盾關(guān)系，業(yè)內(nèi)研究者進行了大量研究。RESURF (ReducedSurfaceField，降低表面電場)技術(shù)是其中的一種常用技術(shù)，該技術(shù)通過二維耗 盡，降低器件表面電場峰值而避免提前擊穿，同時能提高漂移區(qū)濃度而降低導(dǎo)通電阻。但 RESURF技術(shù)需要占用部分電流流經(jīng)面積而不利于導(dǎo)通電阻的進一步降低。

超結(jié)(Superjunction)器件的提出極大的降低了漂移區(qū)電阻，通過N柱區(qū)與P柱區(qū)的 相互耗盡使得器件漂移區(qū)的摻雜濃度提高，從而使得器件導(dǎo)通電阻減小。但超結(jié)有以下兩點 不足之處：1超結(jié)器件的擊穿電壓對電荷非平衡敏感，在實際工藝中出現(xiàn)的濃度的偏差會導(dǎo) 致器件的擊穿電壓急劇下降；2對于橫向超結(jié)器件存在襯底輔助耗盡作用。由于襯底對N柱 區(qū)的耗盡，導(dǎo)致N柱區(qū)和P柱區(qū)不能完全耗盡，電荷平衡性被打破，擊穿電壓降低。

為了減小器件溝道電阻，業(yè)內(nèi)研究者進行了大量研究。為了減小溝道電阻，有研究者提 出了多柵結(jié)構(gòu)(TobiasErlbacher,AntonJ.Bauer,andLotharFrey【ReducedOnResistance inLDMOSDevicesbyIntegratingTrenchGatesIntoPlanarTechnology】，IEEEELECTRON DEVICELETTERS,VOL.31,NO.5,MAY2010)。此結(jié)構(gòu)通過將槽柵結(jié)構(gòu)引入至平面柵技術(shù)， 增加了導(dǎo)電面積從而使得溝道電阻減小。

場板技術(shù)作為一種廣泛運用的結(jié)終端技術(shù)有效的提高了器件的擊穿電壓。常規(guī)的場板技 術(shù)可有效降低器件主結(jié)處的電場峰值、改善器件的表面電場分布，從而提高器件擊穿電壓。 場板技術(shù)多用于解決器件的耐壓問題，本結(jié)構(gòu)采用場板技術(shù)來降低器件導(dǎo)通電阻。

以上提及的RESURF、超結(jié)和場板技術(shù)均通過提高漂移區(qū)摻雜濃度來降低導(dǎo)通電阻，因此 比導(dǎo)通電阻強烈依賴于漂移區(qū)摻雜濃度，但器件獲得高耐壓需較低的漂移區(qū)濃度，導(dǎo)致?lián)舸? 電壓與比導(dǎo)通電阻的矛盾關(guān)系。

發(fā)明內(nèi)容

本發(fā)明目的是針對上述擊穿電壓與比導(dǎo)通電阻的矛盾關(guān)系，提出一種具有低開關(guān)損耗、 低導(dǎo)通損耗的橫向SOI功率LDMOS。