[發明專利]金屬化疊層及包括其的半導體器件和電子設備

有效

• 申請號: 201610153583.0
• 申請日: 2016-03-17
• 公開（公告）號: CN105679742B
• 公開（公告）日: 2019-02-15
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L27/00
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

公開了一種金屬化疊層及包括該金屬化疊層的半導體器件和電子設備。根據實施例，金屬化疊層可以包括：層間電介質層，包括電介質材料和負電容材料，其中，該層間電介質層中形成的至少一對彼此之間至少部分相對的第一導電互連部件在它們的相對部分之間包括電介質材料和負電容材料二者，和/或該層間電介質層的上層中形成的至少一個第二導電互連部件與該層間電介質層的下層中形成的與該第二導電互連部件至少部分相對的至少一個第三導電互連部件在它們的相對部分之間包括電介質材料和負電容材料二者。

技術領域

本公開涉及半導體技術，更具體地，涉及一種能夠降低導電互連部件之間電容的金屬化(metallization)疊層以及包括這種金屬化疊層的半導體器件和電子設備。

背景技術

隨著集成電路(IC)中器件密度的不斷增加，部件間的間隔越來越小。這使得IC中各導電互連部件特別是互連配線之間的電容增加，并因此使IC性能劣化。另一方面，即便對于性能要求不高的器件，也期望獲得低功耗，并因此希望降低電容。抑制這種電容增加的一種方法是在互連部件之間使用氣隙，但是其機械和電學等穩定性存在著問題。

因此，需要能夠在互連部件之間不斷地減小電容。

發明內容

本公開的目的至少部分地在于提供一種能夠降低導電互連部件之間電容的金屬化疊層以及包括這種金屬化疊層的半導體器件和電子設備。

根據本公開的一個方面，提供了一種金屬化疊層，包括層間電介質層，層間電介質層包括電介質材料和負電容材料。該層間電介質層中形成的至少一對彼此之間至少部分相對的第一導電互連部件在它們的相對部分之間包括電介質材料和負電容材料二者，和/或該層間電介質層的上層中形成的至少一個第二導電互連部件與該層間電介質層的下層中形成的與該第二導電互連部件至少部分相對的至少一個第三導電互連部件在它們的相對部分之間包括電介質材料和負電容材料二者。

根據本公開的另一方面，提供了一種半導體器件，包括上述金屬化疊層。

根據本公開的又一方面，提供了一種電子設備，包括上述半導體器件形成的集成電路。

根據本公開的實施例，彼此至少部分相對的一對導電互連部件之間可以包括電介質材料和負電容材料二者，從而在該對導電互連部件之間可以產生正電容和負電容二者。由于負電容的存在(特別是正電容與負電容二者并聯的情況下)，可以降低該對導電互連部件之間的總電容。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1是示出了根據本公開實施例的一對導電互連部件之間的電容的示意電路圖；

圖2(a)-2(g)是示出了根據本公開實施例的制造金屬化疊層的流程中部分階段的截面圖；

圖3(a)-3(e′)是示出了根據本公開另一實施例的制造金屬化疊層的流程中部分階段的截面圖。

具體實施方式

以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。

在附圖中示出了根據本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。