[發明專利]半導體器件及其驅動方法

有效

• 申請號: 201610144548.2
• 申請日: 2016-03-14
• 公開（公告）號: CN106653093B
• 公開（公告）日: 2020-08-25
• 發明（設計）人: 樸珉秀;趙真熙
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C29/42
• 分類號: G11C29/42
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 李少丹;許偉群

本發明提供一種包括糾錯碼電路的半導體器件及其驅動方法。半導體器件包括：多個正常簇，包括多個存儲單元，并且連接到數據線；多個虛設簇，布置在所述多個正常簇的特定區域中，并通過特定電路的奇偶校驗線來輸入/輸出奇偶校驗位；多個空閑ECC糾錯碼ECC計算電路，所述多個空閑ECC計算電路對應于通過數據線和奇偶校驗線施加的數據來執行ECC計算；以及，主ECC計算電路，所述主ECC計算電路將從所述多個空閑ECC計算電路施加的數據彼此組合，并且執行ECC計算。

相關申請的交叉引用

本申請要求2015年11月2日提交給韓國知識產權局的申請號為10-2015-0153361的韓國申請的優先權，其通過引用全文合并于此。

技術領域

各種實施例總體涉及一種半導體器件及其驅動方法，更具體地，涉及一種包括糾錯碼電路的半導體器件。

背景技術

典型的半導體器件包括多個存儲單元陣列和多個感測放大器陣列，該多個存儲單元陣列具有用于根據地址來儲存并輸出數據的多個單位單元，該多個感測放大器陣列用于放大并輸出從單元陣列輸出的數據信號。

最近，關于半導體存儲器件，已經增加努力研發一種用于增大凈裸片(net die)以改善制造成本的技術。在該努力的過程中，已經提出一種將8F2的單元陣列結構轉換成6F2或4F2的單元陣列結構的方法。6F2的單元陣列結構最近且持續備受矚目，因為與8F2的單元陣列結構相比，其可以每單位面積集成更多的單元。

一般而言，8F2采用折疊位線結構，而6F2采用開放位線結構。在折疊位線結構中，位線BL和取反位線(bit bar line)BLB形成在感測放大器的一側上，而在開放位線結構中，位線BL和取反位線BLB形成在感測放大器的兩側處。

以下將詳細描述開放位線結構。具有開放位線結構的半導體器件包括多個存儲單元簇(mat)、多個感測放大器陣列S/A陣列以及虛設簇。

在所述多個存儲單元簇中的每個中，可以形成用于儲存數據的存儲單元。存儲單元布置在位線和字線的交叉區域以及取反位線BLB和子字線SWL的交叉區域。存儲單元包括是單元晶體管的NMOS晶體管和單元電容器。

虛設簇為布置在存儲單元簇的最上端和最下端的簇，即，布置在存儲單元塊的外周邊部分處的簇。此外，虛設簇布置在目標單元簇的下端以向目標單元簇提供要與其進行比較的取反位線的電平。利用這種虛設簇，可以以與每個存儲單元陣列塊相似的方式形成被布置成彼此交叉的多個位線和多個虛設字線。

然而，在虛設簇中，因為實際上僅與目標單元簇進行比較且連接到感測放大器的取反位線(或位線)操作，因此虛設簇中的位線(或取反位線)不操作且不必要地占用區域。因此，凈裸片可以被減少。

此外，隨著施加到存儲單元的電壓降低以及單元尺寸減小，軟錯誤容限(tolerance)的退化成為問題。在使用用于糾正數據錯誤的ECC(糾錯碼)電路的半導體集成設備中，已經提出一種用于向典型數據添加奇偶校驗位并糾正故障位的電路技術。

發明內容

各種實施例針對利用半導體器件的虛設簇作為糾錯碼電路。

在一個實施例中，一種半導體器件包括：多個正常簇，所述多個正常簇包括多個存儲單元，并且連接到數據線；多個虛設簇，所述多個虛設簇布置在所述多個正常簇的特定區域中，并且通過特定電路的奇偶校驗線來輸入/輸出奇偶校驗位；多個空閑ECC(糾錯碼)計算電路，所述多個空閑ECC計算電路對應于通過數據線和奇偶校驗線施加的數據來執行ECC計算；以及，主ECC計算電路，所述主ECC計算電路將從所述多個空閑ECC計算電路施加的數據彼此組合，并且執行ECC計算。