[發明專利]應用于RS-485接收端的遲滯比較器

有效

• 申請號: 201610140026.5
• 申請日: 2016-03-14
• 公開（公告）號: CN105680835B
• 公開（公告）日: 2018-11-20
• 發明（設計）人: 謝亮;李彬;張文杰;金湘亮
• 申請（專利權）人: 湘潭芯力特電子科技有限公司
• 主分類號: H03K5/22
• 分類號: H03K5/22
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種應用于RS-485接收端的遲滯比較器，其特征在于，包括：

—分壓電路，用于對遲滯比較器的兩個輸入信號進行電平線性位移，便于后續電路處理；所述分壓電路由第一PMOS管(MP6)，第二PMOS管(MP7)，第三PMOS管(MP4)，第四PMOS管(MP5)，以及四個電阻：第一電阻(r1)、第二電阻(r2)、第三電阻(r3)、第四電阻(r4)組成，所述第一PMOS管(MP6)的源極和第二PMOS管(MP7)的源極都接電源電壓VDD，柵極接第一偏置電壓VBP1，該第一PMOS管(MP6)的漏極和所述第三PMOS管(MP4)的源極相連，該第二PMOS管(MP7)的漏極和所述第四PMOS管(MP5)的源極相連，所述第三PMOS管(MP4)的柵極和漏極相連，再和第一電阻(r1)、第二電阻(r2)的一端相連，所述第四PMOS管(MP5)的柵極和漏極相連，再和第三電阻(r3)、第四電阻(r4)的一端相連，所述第一電阻(r1)的另一端接輸入信號A，所述第二電阻(r2)的另一端接GND，所述第三電阻(r3)的另一端接輸入信號B，所述第四電阻(r4)的另一端接GND；

—折疊式共源共柵運放，與所述分壓電路相連，對電平位移后的兩個信號進行比較；所述折疊式共源共柵運放由五個PMOS管：第五PMOS管(MP3)、第六PMOS管(MP1)、第七PMOS管(MP2)、第八PMOS管(MP8)、第九PMOS管(MP9)，四個NMOS管：第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN8)、第八NMOS管(MN9)組成，所述第五PMOS管(MP3)的源極、所述第八PMOS管(MP8)的源極和所述第九PMOS管(MP9)的源極都接電源電壓VDD，第五PMOS管(MP3)的柵極接第一偏置電壓VBP1，所述第六PMOS管(MP1)的源極和襯底相互連接，再與第五PMOS管(MP3)的漏極相連，所述第七PMOS管(MP2)的源極和襯底相互連接，再與第五PMOS管(MP3)的漏極相連，所述第六PMOS管(MP1)的柵極與第一PMOS管(MP6)的漏極和第三PMOS管(MP4)的源極相連，第七PMOS管(MP2)的柵極與第二PMOS管(MP7)的漏極和第四PMOS管(MP5)的源極相連，所述第七NMOS管(MN8)的柵極和第八NMOS管(MN9)的柵極相連，都連接在第二偏置電壓VBN2上，第七NMOS管(MN8)的源極和第八NMOS管(MN9)的源極都與GND連接，所述第五NMOS管(MN5)的柵極和第六NMOS管(MN6)的柵極相連，都連接在第三偏置電壓VBN3上，所述第五NMOS管(MN5)的源極與第七NMOS管(MN8)的漏極相連，所述第六NMOS管(MN6)的源極與第八NMOS管(MN9)的漏極相連，所述第八PMOS管(MP8)與所述第九PMOS管(MP9)的柵極相連，所述第八PMOS管(MP8)的柵極與漏極相連，再與所述第五NMOS管(MN5)的漏極相連，所述第九PMOS管(MP9)的漏極與所述第六NMOS管(MN6)的漏極相連；

—極性交換開關，處于所述折疊式共源共柵運放中，根據外部極性檢測系統的數字輸出結果，對比較器極性進行相應交換；所述極性交換開關由第一NMOS管(MN1)，第二NMOS管(MN2)，第三NMOS管(MN3)，第四NMOS管(MN4)組成；所述外部極性檢測系統的數字輸出信號為CLK和CLK’，所述第一NMOS管(MN1)的漏極和所述第三NMOS管(MN3)的漏極相連，再與第六PMOS管(MP1)的漏極相連，所述第二NMOS管(MN2)的漏極和所述第四NMOS管(MN4)的漏極相連，再與第七PMOS管(MP2)的漏極相連，所述第一NMOS管(MN1)的柵極和第二NMOS管(MN2)的柵極相連，都連接在CLK上，所述第三NMOS管(MN3)的柵極和第四NMOS管(MN4)的柵極相連，都連接在CLK’上，所述第一NMOS管(MN1)的源極和第四NMOS管(MN4)的源極相連，再與第八NMOS管(MN9)的漏極相連，所述第二NMOS管(MN2)的源極和第三NMOS管(MN3)的源極相連，再與第七NMOS管(MN8)的漏極相連；

—遲滯電壓控制電路，與所述折疊式共源共柵運放相連，用于調節遲滯電壓區間；所述遲滯電壓控制電路由第五電阻(r5)，五個NMOS管：第九NMOS管(MN7)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第十三NMOS管(MN13)，三個反相器：第一反相器(inv1)，第二反相器(inv2)，第三反相器(inv3)組成，所述第九NMOS管(MN7)的柵極與第三偏置電壓VBN3連接，該第九NMOS管(MN7)的漏極與第五電阻(r5)的一端相連，所述第五電阻(r5)的另一端接電源電壓VDD，所述第九NMOS管(MN7)的源極與第九PMOS管(MP9)的漏極和第六NMOS管(MN6)的漏極相連，再與第一反相器(inv1)的輸入相連，所述第一反相器(inv1)的輸出與第二反相器(inv2)的輸入相連，所述第二反相器(inv2)的輸出與所述第三反相器(inv3)的輸入相連，所述第三反相器(inv3)的輸出為OUT，所述第十NMOS管(MN10)的柵極與第一反相器(inv1)的輸出端相連，該第十NMOS管(MN10)的漏極與第八NMOS管(MN9)的漏極相連，該第十NMOS管(MN10)的源極與所述第十二NMOS管(MN12)的漏極相連，所述第十一NMOS管(MN11)的柵極與第二反相器(inv2)的輸出端相連，該第十一NMOS管(MN11)的漏極與第七NMOS管(MN8)的漏極相連，該第十一NMOS管(MN11)的源極與所述第十三NMOS管(MN13)的漏極相連，所述第十二NMOS管(MN12)的柵極與所述第十三NMOS管(MN13)的柵極相連，都連接在第二偏置電壓VBN2上，所述第十二NMOS管(MN12)的源極與所述第十三NMOS管(MN13)的源極都與GND連接。