[發明專利]陣列基板及其制作方法

有效

• 申請號: 201610135524.0
• 申請日: 2016-03-10
• 公開（公告）號: CN105789217B
• 公開（公告）日: 2019-04-19
• 發明（設計）人: 劉展睿;林瑜玲;單建勳;林佳樺
• 申請（專利權）人: 友達光電股份有限公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/77
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 梁揮;鮑俊萍

一種陣列基板及其制作方法，陣列基板包括：一基板；一圖案化輔助導電層設置于基板上，包括兩個蝕刻阻擋圖案；一圖案化半導體層設置于基板上，包括一通道區以及兩個重摻雜區，通道區位于兩個重摻雜區之間，各蝕刻阻擋圖案于一垂直投影方向上與一個重摻雜區直接接觸且重迭；一柵極介電層設置于圖案化半導體層以及圖案化輔助導電層上；一第一圖案化導電層設置于柵極介電層上，包括一柵極且柵極于垂直投影方向上與通道區對應設置。利用圖案化輔助導電層的蝕刻阻擋圖案或輔助導電圖案與圖案化半導體層的重摻雜區對應設置，使得源極/漏極電極可通過蝕刻阻擋圖案或輔助導電圖案而與重摻雜區形成電性連接，借此達到提升產品良率與電性均勻性等目的。

技術領域

本發明是關于一種陣列基板以及其制作方法，尤指一種利用圖案化輔助導電層的蝕刻阻擋圖案或輔助導電圖案來電性連接源極/漏極電極與重摻雜區的列基板以及其制作方法。

背景技術

低溫多晶硅(low temperature polycrystalline silicon,LTPS)薄膜晶體管組件由于具有較高電子遷移率(mobility)的特性，因此理論上具有較非晶硅(amorphoussilicon)薄膜晶體管元件更佳的電性表現。在一般的頂柵極(top gate)低溫多晶硅薄膜晶體管元件結構中，源極/漏極電極須通過介電層例如氧化硅層中的接觸孔而與摻雜的多晶硅直接接觸與直接連接。然而，在以蝕刻方式于介電層中形成接觸孔時，若采用蝕刻選擇比較低的干式蝕刻，容易對摻雜的多晶硅產生破壞，進而影響源極/漏極電極與其直接接觸與直接連接狀態。另一方面，若使用蝕刻選擇比較高的濕式蝕刻來定義介電層中的接觸孔，雖然可較不會對多晶硅產生破壞，但此濕式蝕刻仍有不易形成孔徑較小的接觸孔的缺點而無法應用于高分辨率(例如高PPI(pixels per inch))的產品。此外，一般用來蝕刻氧化硅的蝕刻液含有氫氟酸，容易于玻璃基板背面產生無法移除的臟污，進而影響到后續工藝例如Cell工藝對準以及可撓式基板的激光掀起(laser lift-off)工藝的進行。

發明內容

本發明的主要目的在于提供一種陣列基板以及其制作方法，圖案化輔助導電層的蝕刻阻擋圖案或輔助導電圖案來電性連接源極/漏極電極與重摻雜區，借此改善重摻雜區被蝕刻破壞所導致的電性不良影響，進而達到改善電性均勻性以及提升產品良率等目的。

為達上述目的，本發明的一實施例提供一種陣列基板，陣列基板包括基板、圖案化輔助導電層、圖案化半導體層、柵極介電層以及第一圖案化導電層。圖案化輔助導電層與圖案化半導體層設置于基板上，圖案化輔助導電層包括兩個蝕刻阻擋圖案，圖案化半導體層包括一通道區以及兩個重摻雜區。通道區位于兩個重摻雜區之間，各蝕刻阻擋圖案于垂直投影方向上與一個重摻雜區直接接觸且重迭。柵極介電層設置于圖案化半導體層以及圖案化輔助導電層上。第一圖案化導電層設置于柵極介電層上，第一圖案化導電層包括一柵極，且柵極于垂直投影方向上與通道區對應設置。

其中，該圖案化輔助導電層設置于該基板與該圖案化半導體層之間。

其中，該圖案化半導體層設置于該基板與該圖案化輔助導電層之間。

其中，該陣列基板更包括：

一層間介電層，設置于該柵極介電層以及該第一圖案化導電層上；

多個第一開孔，其中各該第一開孔與一個該蝕刻阻擋圖案對應設置，各該第一開孔貫穿該層間介電層以及該柵極介電層而至少部分暴露出對應的該蝕刻阻擋圖案；以及

一第二圖案化導電層，設置于該層間介電層上以及該等第一開孔中，該第二圖案化導電層包括兩個源極/漏極電極，各該源極/漏極電極與一個該蝕刻阻擋圖案對應設置，且各該源極/漏極電極通過至少一個該第一開孔與對應的該蝕刻阻擋圖案接觸而形成電性連接。

其中，該圖案化輔助導電層設置于該基板與該圖案化半導體層之間，且各該第一開孔更貫穿該圖案化半導體層。