[發明專利]一種連接UVM驗證平臺的搭建方法

在審

• 申請號: 201610133343.4
• 申請日: 2016-03-09
• 公開（公告）號: CN105740579A
• 公開（公告）日: 2016-07-06
• 發明（設計）人: 耿介;姜凱;于治樓
• 申請（專利權）人: 浪潮集團有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 濟南信達專利事務所有限公司 37100
• 代理人: 孟峣

技術領域

本發明涉及芯片設計驗證領域，具體地說是一種實用性強、連接UVM驗證平臺的搭建方法。

背景技術

伴隨著芯片集成度增加，各種通信與信號處理算法被集成到系統芯片中，這些算法通常需要先利用Matlab或Simulink進性算法層的建模，然后利用Matlab自帶的轉換器轉換成RTL代碼，或者人工將Matlab代碼轉換為RTL代碼，供系統芯片集成，仿真綜合使用。這種轉換過程，尤其是人工轉換，需要確保其功能的正確性，也就是算法層與邏輯層的功能相一致。這就需要進性一些驗證與測試。

UVM驗證方法是芯片驗證業界最新研發的一種驗證方法學。工程師用它可創建堅實、可重用、具互操作性的驗證組件和驗證平臺。UVM提供基于SystemVerilog語言開發的一套庫函數，工程師通過調用庫可以省去自己從零開始開發驗證環境的麻煩。此套方法已經在芯片開發的行業得到較廣泛應用，它的受控隨機數產生機制能大大提高驗證效率，對于算法實現類的模塊的驗證尤其適用。UVM本身是針對SystemVerilog語言開發的，所以若想將這套驗證環境與Matlab環境連接，還是需要解決一些具體問題的。

為了有效的利用UVM驗證方法的優點，來驗證算法實現電路的功能，本發明構建一個驗證平臺中同時運行針對SystemVerilog的仿真以及Matlab模型的仿真。

發明內容

本發明的技術任務是針對以上不足之處，提供一種實用性強、連接UVM驗證平臺的搭建方法。

一種連接UVM驗證平臺的搭建方法，其搭建過程為：通過UVM驗證平臺產生激勵，將激勵同時發送給RTL代碼被測對象以及Matlab模型，比較兩者輸出的一致性，來確認RTL代碼的正確性。

其具體搭建過程為：

設置UVM驗證平臺；

設置Matlab模型；

通過SystemVerilog的動態程序接口DPI連接UVM驗證平臺與Matlab模型；

設置仿真器及可控制仿真器的腳本，并運行驗證平臺。

所述UVM驗證平臺內置計分板，該記分板里嵌入上述Matlab模型，該UVM驗證平臺產生激勵數據包并發送給RTL代碼被測對象，同時將此數據記錄下來，發送給記分板；RTL代碼被測對象再輸出數據信號給UVM驗證平臺，UVM驗證平臺進行收集后也發送給記分板，記分板對兩組數據流進性比較，判斷是否正確。

UVM驗證平臺里嵌入Matlab模型的具體過程為：

首先實現SystemVerilog與Matlab的協同，兩者的協同通過一個C程序的頭文件來實現，即：通過Matlab自帶的C函數庫實現對Matlab的控制，調用Matlab的啟動、關閉、輸入輸出；SystemVerilog的動態程序接口DPI直接導入和導出上述C函數庫中的函數，從而實現通過SystemVerilog調用C程序然后控制Matlab，實現把Matlab模型嵌入UVM驗證平臺。

所述仿真器包括邏輯仿真器和算法仿真器，并通過腳本實現對仿真器控制，來打開DPI的使能以及使Matlab工具與邏輯仿真器同時啟動，以便完成驗證平臺的數據監測功能；通過使用SystemVerilogDPI連接UVM驗證平臺與Matlab模型使得邏輯仿真器與算法仿真器同時運行，保證了算法到邏輯映射轉換的正確性。

本發明的一種連接UVM驗證平臺的搭建方法，具有以下優點：

本發明提供的一種連接UVM驗證平臺的搭建方法通過利用UVM驗證平臺產生激勵，將激勵同時發送給RTL代碼被測對象以及高層次Matlab模型，比較兩者輸出的一致性來，來確認RTL代碼的正確性，有效的利用UVM驗證方法的優點，來驗證算法實現電路的功能，能極大提高帶有各種復雜算法的芯片驗證的效率，縮短芯片開發周期，實用性強，易于推廣。

附圖說明

附圖1為本發明的UVM驗證平臺示意圖。

附圖2為UVM驗證平臺與Matlab模型的連接關系圖。

附圖3為Matlab控制的C頭文件圖。

附圖4為Matlab控制的SystemVerilog調用過程圖。

具體實施方式

下面結合附圖和具體實施例對本發明作進一步說明。

如附圖1、圖2所示，本發明的一種連接UVM驗證平臺的搭建方法，其搭建過程為：通過UVM驗證平臺產生激勵，將激勵同時發送給RTL代碼被測對象以及高層次Matlab或simulink模型，比較兩者輸出的一致性，來確認RTL代碼的正確性。