[發明專利]微處理器及其存儲裝置

有效

• 申請號: 201610129745.7
• 申請日: 2016-03-08
• 公開（公告）號: CN105702291B
• 公開（公告）日: 2019-07-30
• 發明（設計）人: 張勇;肖軍
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G11C16/24
• 分類號: G11C16/24
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張鳳偉;吳敏

一種微處理器及其存儲裝置。所述存儲裝置包括：第一存儲陣列，第二存儲陣列，第一字線選通電路，第二字線選通電路，及位線選通電路，其中，所述第二存儲陣列的位線數量為所述第一存儲陣列的位線數量的整數倍，且所述第一存儲陣列與所述第二存儲陣列共用位線；所述位線選通電路，分別與所述第一存儲陣列及第二存儲陣列的位線連接，適于根據所述目標操作地址信號，選中所述第一存儲陣列的全部存儲單元，或者選中所述第二存儲陣列中的一列存儲單元，以對所選中的存儲單元進行相應的操作。應用所述存儲裝置可以減小微處理器的芯片面積。

技術領域

本發明涉及存儲器技術領域，具體涉及一種微處理器及其存儲裝置。

背景技術

目前，在大多的微處理器中，通常同時設置有兩個獨立的存儲器。其中一個存儲器用于存儲程序指令，另一個存儲器用于存儲數據。然而，上述微處理器的芯片面積較大，為集成電路的設計帶來了不便。

發明內容

本發明解決的技術問題是如何減小微處理器的芯片面積。

為解決上述技術問題，本發明實施例提供一種微處理器中的存儲裝置，所述裝置可以包括：第一存儲陣列，第二存儲陣列，第一字線選通電路，第二字線選通電路，及位線選通電路，其中：

所述第一存儲陣列，包括多個呈陣列排布的第一存儲單元，其中，位于同一行的各所述第一存儲單元的中間電極連接于同一字線，位于同一列的各所述第一存儲單元的位線電極連接于同一位線；

所述第二存儲陣列，包括多個呈陣列排布的第二存儲單元，其中，位于同一行的各所述第二存儲單元的中間電極連接于同一字線，位于同一列的各所述第二存儲單元的位線電極連接于同一位線；

所述第二存儲陣列的位線數量大于所述第一存儲陣列的位線數量，且所述第一存儲陣列與所述第二存儲陣列共用位線；

所述第一字線選通電路，與所述第一存儲陣列的各字線連接，適于根據目標操作地址信號，選中所述第一存儲陣列中的一行存儲單元，以對所選中行的存儲單元進行相應的操作；

所述第二字線選通電路，與所述第二存儲陣列的各字線連接，適于根據所述目標操作地址信號，選中所述第二存儲陣列中的一行存儲單元，以對所選中行的存儲單元進行相應的操作；

所述位線選通電路，分別與所述第一存儲陣列及第二存儲陣列的位線連接，適于根據所述目標操作地址信號，選中所述第一存儲陣列的全部存儲單元，或者選中所述第二存儲陣列中的一列存儲單元，以對所選中的存儲單元進行相應的操作。

可選地，所述第一存儲陣列與第二存儲陣列共用的位線中，任意相鄰兩共用的位線之間所間隔的位線數量相同。

可選地，所述第一存儲陣列與第二存儲陣列共用的位線中，相鄰兩共用的位線之間所間隔的位線數量部分相同或完全不同。

可選地，所述位線選通電路包括與各所述位線一一對應的選通管，所述位線選通電路適于根據所述目標操作地址信號，控制對應的選通管的斷開或閉合，以選中所述第一存儲陣列的全部存儲單元，或者選中所述第二存儲陣列中的一列存儲單元。

可選地，所述第一存儲單元為EEPROM單元，所述第二存儲單元為Flash 單元。

可選地，所述裝置還包括：預充電電路，分別與所述第一存儲陣列及第二存儲陣列的位線連接，適于在對所述第一存儲陣列或第二存儲陣列預充電時，將所有位線上的電壓預充且維持在相應的預充電電壓。

本發明實施例還提供了一種微處理器，所述微處理器包括上述任一種微處理器中的存儲裝置。

與現有技術相比，本發明實施例的技術方案具有以下有益效果：