[發明專利]SONOS結構EEPROM及其存儲器陣列和操作的方法、及SONOS器件

有效

• 申請號: 201610122380.5
• 申請日: 2016-03-02
• 公開（公告）號: CN105654987B
• 公開（公告）日: 2023-01-10
• 發明（設計）人: 胡小波;羅雄才;王茂菊
• 申請（專利權）人: 上海芯飛半導體技術有限公司
• 主分類號: G11C16/08
• 分類號: G11C16/08;G11C16/24
• 代理公司: 深圳市瑞方達知識產權事務所(普通合伙) 44314
• 代理人: 林儉良;紀媛媛

1.一種SONOS結構EEPROM，其特征在于，包括存儲器陣列（1），位線選擇開關（2i_a、2i_b）、輸入數據鎖存器（5i）和輸出器件（3i_a、3i_b），以及敏感運算放大器（4），i=0、1、2……7；其中，

所述存儲器陣列（1），包括多個字節存儲單元（10），其中每個字節存儲單元（10）包括8個比特存儲單元（10i）；所述位線選擇開關（2i_a、2i_b）與所述存儲器陣列（1）中各個比特存儲單元（10i）相對應；

每一個所述比特存儲單元（10i）包括用于分別存儲兩個相反信息之一的第一存儲子單元（10i_a）和第二存儲子單元（10i_b）；且

所述第一存儲子單元（10i_a）和所述第二存儲子單元（10i_b）相鄰布置、且結構和尺寸相同；

所述第一存儲子單元（10i_a）通過第一位線（BLi_a）連接相應的第一位線選擇開關（2i_a）進而連接至相應的第一輸出器件（3i_a）和輸入數據鎖存器（5i），所述第二存儲子單元（10i_b）通過第二位線（BLi_b）連接相應的第二位線選擇開關（2i_b）進而連接至相應的第二輸出器件（3i_b）和輸入數據鎖存器（5i）；且

所述第一輸出器件（3i_a）和所述第二輸出器件（3i_b）的輸出端分別連接至所述敏感運算放大器（4）的第一輸入端和第二輸入端；

所述敏感運算放大器（4）包括電流鏡和基準比較電路，其中：

所述電流鏡的一輸入端為所述敏感運算放大器（4）的第一輸入端、所述電流鏡的另一輸入端為所述敏感運算放大器（4）的第二輸入端；且

所述基準比較電路的一輸入端連接于所述電流鏡的輸出端，所述基準比較電路的另一輸入端接基準電壓；所述基準比較電路的輸出端用于輸出數據。

2.根據權利要求1所述的SONOS結構EEPROM，其特征在于，在版圖上：

所述第一位線（BLi_a）和所述第二位線（BLi_b）緊鄰布置、且結構和尺寸相同；

所述第一位線選擇開關（2i_a）和所述第二位線選擇開關（2i_b）緊鄰布置、且結構和尺寸相同；

所述第一輸出器件（3i_a）和所述第二輸出器件（3i_b）緊鄰布置、且結構和尺寸相同；且

從所述第一存儲子單元（10i_a）開始經由所述第一位線（BLi_a）、所述第一位線選擇開關（2i_a）至所述第一輸出器件（3i_a）的走線長度，與從所述第二存儲子單元（10i_b）開始經由所述第二位線（BLi_b）、所述第二位線選擇開關（2i_b）至所述第二輸出器件（3i_b）的走線長度相同。

3.根據權利要求1-2中任一項所述的SONOS結構EEPROM，其特征在于，

所述輸入數據鎖存器（5i）包含使能所述第一存儲子單元（10i_a）和所述第二存儲子單元（10i_b）所存儲的信息為相反信息的反相器，所述第一位線選擇開關（2i_a）和所述第二位線選擇開關共（2i_b）分別連接于所述輸入數據鎖存器（5i）的兩個輸出端之一；

或者，

所述輸入數據鎖存器包括使能所述第一存儲子單元（10i_a）和所述第二存儲子單元（10i_b）所存儲的信息為相反信息的第一輸入數據鎖存器和第二輸入數據鎖存器；且所述第一位線選擇開關（2i_a）連接所述第一輸入數據鎖存器，所述第二位線選擇開關（2i_b）連接所述第二輸入數據鎖存器。

4.一種在如權利要求1-3中任一項所述的SONOS結構EEPROM中進行操作的方法，其特征在于，包括：

擦除步驟：當對一個比特進行擦除置位時，同時將所述第一存儲子單元（10i_a）和所述第二存儲子單元（10i_b）置為高門限電平，或者，同時將所述第一存儲子單元（10i_a）和所述第二存儲子單元（10i_b）置為低門限電平；

寫入步驟：在對一個比特進行寫入操作時，根據欲寫入數據和預定規則，在所述第一存儲子單元（10i_a）和所述第二存儲子單元（10i_b）的位線（BLi_a 、BLi_b）分別輸入高電壓和低電壓，或者低電壓和高電壓，使得其中一個存儲子單元的門限電平保持不變，而另一個存儲子單元的門限改變成另一狀態。