[發明專利]靜態存儲器裝置及其靜態存儲器胞

有效

• 申請號: 201610120688.6
• 申請日: 2016-03-03
• 公開（公告）號: CN107154271B
• 公開（公告）日: 2020-07-17
• 發明（設計）人: 張昭勇;李坤地
• 申請（專利權）人: 智原微電子(蘇州)有限公司;智原科技股份有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

靜態存儲器裝置及其靜態存儲器胞。靜態存儲器胞包括數據鎖存電路、數據寫入電路以及數據讀出電路。數據鎖存電路包括第一及一第二三態輸出反相電路。數據寫入電路在數據寫入時間周期中提供第一參考電壓以作為第一及第二三態輸出反相電路的其中之一的選中三態輸出反相電路的電源接收端，并提供第二參考電壓至選中三態輸出反相電路的輸入端。數據讀出電路在數據讀出時間周期中依據第二三態輸出反相電路的輸出端上的電壓以及第二參考電壓以產生讀出數據。

技術領域

本發明涉及一種靜態存儲器胞，且特別涉及一種可消除寫入干擾的靜態存儲器胞。

背景技術

隨著半導體的技術的進步，消費性電子產品成為人們生活中必備的工具。其中，在電子產品中，存儲器裝置扮演重要的角色，例如靜態隨機存取存儲器。

在半導體工藝技術日益精進的今天，隨著工藝的最小尺寸逐漸縮小，靜態隨機存取存儲器的寫入邊界(write margin)以及最小操作電壓的限制越來越嚴格，因此，在進列靜態隨機存取存儲器中靜態存儲器胞的數據寫入或讀取的存取動作時，其中半選中的靜態存儲器胞可能產生讀、寫干擾現象而導致漏電的情況，并可能產生數據漏失的情形。所以要設計一個可穩定存取的靜態存儲器胞，成為本領域技術者重要的課題。

發明內容

本發明提供一種靜態存儲器裝置及其靜態存儲器胞，可有效解決讀寫時所產生的讀寫干擾錯誤的現象。

本發明的靜態存儲器胞，包括數據鎖存電路、數據寫入電路以及數據讀出電路。數據鎖存電路包括第一及一第二三態輸出反相電路，第一三態輸出反相電路的輸入端耦接至第二三態輸出反相電路的輸出端，第一三態輸出反相電路的輸出端耦接至第二三態輸出反相電路的輸入端。數據寫入電路耦接至數據鎖存電路，在數據寫入時間周期中提供第一參考電壓以作為第一及第二三態輸出反相電路的其中之一的選中三態輸出反相電路的電源接收端，并提供第二參考電壓至選中三態輸出反相電路的輸入端。數據讀出電路耦接至第二三態輸出反相電路的輸出端，在數據讀出時間周期中依據第二三態輸出反相電路的輸出端上的電壓以及第二參考電壓以產生讀出數據。

本發明的靜態存儲器裝置包括多條第一寫入位線、多條第二寫入位線、多條寫入字線以及多個靜態存儲器胞。多條第一寫入位線分別傳送多個第一寫入位信號，多條第二寫入位線分別傳送多個第二寫入位信號，多條寫入字線分別傳送多個寫入字線信號。靜態存儲器胞排列成存儲器胞陣列，存儲器胞陣列具有多條靜態存儲器胞列以及多條靜態存儲器胞行，第一寫入位線以及第二寫入位線分別對應靜態存儲器胞列進行配置，寫入字線分別對應靜態存儲器胞行進行配置。各靜態存儲器胞包括數據鎖存電路、數據寫入電路以及數據讀出電路。數據鎖存電路包括第一及第二三態輸出反相電路，第一三態輸出反相電路的輸入端耦接至第二三態輸出反相電路的輸出端，第一三態輸出反相電路的輸出端耦接至第二三態輸出反相電路的輸入端。數據寫入電路耦接至數據鎖存電路，耦接對應的第一及第二寫入位線以及寫入字線，在數據寫入時間周期中提供第一參考電壓以作為第一及第二三態輸出反相電路的其中之一的選中三態輸出反相電路的電源接收端，并提供第二參考電壓至選中三態輸出反相電路的輸入端。數據讀出電路耦接至第二三態輸出反相電路的輸出端，在數據讀出時間周期中依據第二三態輸出反相電路的輸出端上的電壓以及第二參考電壓以產生讀出數據。

基于上述，本發明利用數據寫入電路在數據寫入時間周期中提供第一參考電壓來做為數據鎖存電路中的兩個三態輸出反相電路的其中之一的選中三態輸出反相電路的操作電源，并切斷兩個三態輸出反相電路的其中的另一的操作電源的接收路徑，另外，數據寫入電路并提供第二參考電壓至選中三態輸出反相電路的輸入端來完成寫入數據的寫入動作。依據上述，當寫入數據被寫入數據鎖存電路時，可能抵抗寫入數據寫入動作的非選中三態輸出反相電路被禁能，如此一來，寫入數據的寫入動作可以有效的被完成，寫入干擾現象可有效的被消除。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明