[發明專利]SOC芯片的debug時鐘域電路

有效

• 申請號: 201610111615.0
• 申請日: 2016-02-29
• 公開（公告）號: CN105760321B
• 公開（公告）日: 2019-08-13
• 發明（設計）人: 廖裕民;陳云鷹
• 申請（專利權）人: 福州瑞芯微電子股份有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38
• 代理公司: 福州市鼓樓區京華專利事務所(普通合伙) 35212
• 代理人: 彭龍

1.一種SOC芯片的debug時鐘域電路，其特征在于：包括超高速CPU系統、高速debug系統、中速系統以及低速debug系統四個時鐘域；

所述超高速CPU系統包括多核CPU和cache電路，運行頻率為2GHz以上，電路實現以高速LVT cell為主要單元，運行頻率為全芯片最高；

所述高速debug系統負責將CPU高速運行過程中的大量debug數據實時導出；運行頻率在0.9～1.1GHz，電路實現是以高速LVT cell為主要單元；

所述中速系統是芯片中的主要總線和外部設備控制電路；運行頻率小于1GHz,電路實現以中速RVT cell為主要單元；

所述低速debug系統主要負責debug過程中的配置動作；運行頻率9-11MHz，電路實現以低速HVT cell為主要單元；

所述超高速CPU系統與高速debug系統進行信號連接，所述高速debug系統與低速debug系統進行信號連接，所述低速debug系統與中速系統進行信號連接；且所述信號連接均是通過處于時鐘域邊界的異步橋進行連接。

2.根據權利要求1所述的SOC芯片的debug時鐘域電路，其特征在于：所述高速debug系統進一步包含時間信息單元、時間信息控制單元、debug信息采集單元、ATB協議轉化單元、ATB混合單元和接口控制單元；

所述中速系統進一步包括相線連接的系統總線和外設模塊；

所述低速debug系統進一步包括apb配置總線和jtag協議解析單元；

所述多核CPU中的每個CPU和所述cache電路均分別連接一所述時間信息單元和一所述debug信息采集單元，所述時間信息控制單元分別連接時間信息單元、ATB混合單元和接口控制單元；每個所述debug信息采集單元均通過一所述ATB協議轉化單元依次連接至所述ATB混合單元和接口控制單元；所述接口控制單元再通過芯片可觀測IO連接至芯片外部；

所述jtag協議解析單元通過apb配置總線分別通過一所述異步橋連接每個時間信息單元、每個debug信息采集單元、所述ATB混合單元和接口控制單元，再通過一所述異步橋連接所述中速系統的系統總線。