[發明專利]三維集成電路切割方法以及三維集成電路結構

在審

• 申請號: 201610107931.0
• 申請日: 2016-02-26
• 公開（公告）號: CN105742243A
• 公開（公告）日: 2016-07-06
• 發明（設計）人: 孟鴻林;魏芳;朱駿;呂煜坤;張旭升
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/78
• 分類號: H01L21/78;H01L27/04
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 智云

技術領域

本發明涉及半導體制造領域，更具體地說，本發明涉及一種三維集成電路切割方法以及三維集成電路結構。

背景技術

三維集成電路(3DIC)包括半導體器件，具有2層或者是更多層集成的有源電子元件(如垂直堆疊和連接)以形成集成電路。各種形式的3DIC技術得到普遍應用和發展，包括管芯和管芯的堆疊，管芯和晶片堆疊和晶片與晶片的堆疊。在3DIC中，電子元件設置于2個或者是多個襯底上，并進行封裝以形成單個的集成電路。在切成單個管芯之后或者處于晶片的形式的時候，電子元件被排列和連接在一起。電子元件之間進行垂直連接，如通過采用穿透的硅通孔技術。然后堆疊的管芯可以被封裝，這樣輸入輸出端口可以給3DIC提供連接。

3DIC技術期望可以在更小的面積內以增長的速度允許提供更多的功能。然而，3DIC技術也面臨挑戰。每個電子元件或者是器件本身復雜的設計特性。堆疊管芯的相互作用引起了更大的設計難題，這些難題還沒有被解決。同時，堆疊的管芯之間的物理連接和電氣連接都必須精確并且穩定。通常的解決辦法就是買專用的設備或者是機臺改造從而實現對準精確，但是半導體設備的投資大而且周期較長，對于半導體的制造和研發都是不利的影響。

3DIC技術在工藝制造上已經獲得了長足的進步，但是在3D晶片工藝完工之后的切割上還有不少困難，尤其是切割的過程中經常會遇到刀片被夾或者是刀片被斷掉等情況，因此，需要一種改善3D晶片的切割工藝改進方法。

發明內容

本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種工藝成本極低，而且效果非常明顯，同時也不需要額外的工藝耗費以及改造設備等多余支出的三維集成電路切割方法。

為了實現上述技術目的，根據本發明，提供了一種三維集成電路切割方法，其包括：

第一步驟：在第一硅片中形成所需的第一半導體器件和位于劃片道的第一凹槽；

第二步驟：在第一硅片的有器件的一面上生長二氧化硅層；

第三步驟：將第一硅片的有器件的一面與第二硅片進行硅硅鍵合；

第四步驟：將鍵合硅片的上表面和下表面減薄至一定的厚度即減薄第二硅片的與第一硅片相對的一面，并且減薄第一硅片的與第二硅片相對的一面；

第五步驟：在第二硅片上形成所需的第二半導體器件和位于劃片道的第二凹槽；

第六步驟：在第三硅片上形成所需的第三半導體器件；

第七步驟：將第二硅片包含第二半導體器件的一面與第三硅片包含半導體器件的一面進行鍵合，并形成最終的三維結構。

優選地，第二半導體器件的表面是金屬材質，第三半導體器件的表面是金屬材質，第二硅片與第三硅片的鍵合是金屬鍵合。

優選地，第一半導體器件的面積不小于第二半導體器件的面積，而且第二半導體器件的面積不小于半導體器件的面積。

優選地，第二溝槽的寬度和深度分別大于第一溝槽的寬度和深度。

優選地，第一凹槽的寬度介于20～120um之間，第一凹槽的深度介于10～50um之間。

優選地，第二凹槽的寬度介于20～60um之間，第二凹槽的深度介于10～50um之間。

優選地，二氧化硅層的厚度介于500A到20000A之間。

優選地，硅硅鍵合的具體步驟為：首先清洗第一硅片和第二硅片，然后將第一硅片和第二硅片貼在一起并對第一硅片和第二硅片逐漸加熱，使得第一硅片和第二硅片的原子間相互發應產生共價鍵。

為了實現上述技術目的，根據本發明，還提供了一種采用根據上述三維集成電路切割方法制成的三維集成電路結構，其包括：第一硅片、形成于第一硅片上表面的第一半導體器件和位于劃片道的第一凹槽、第二硅片、形成于所述第二硅片的上表面的第二半導體器件和位于劃片道的第二凹槽、第三硅片、以及形成于第三硅片的上表面的第三半導體器件；其中第二硅片襯底的下表面與所述第一硅片以及第一半導體器件的上表面硅硅鍵合，而且第三硅片的上表面和第二硅片的上表面硅氧鍵合或金屬鍵合。

附圖說明

結合附圖，并通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解并且更容易地理解其伴隨的優點和特征，其中：

圖1示意性地示出了根據本發明優選實施例的三維集成電路切割方法的第一步驟。

圖2示意性地示出了根據本發明優選實施例的三維集成電路切割方法的第二步驟。

圖3示意性地示出了根據本發明優選實施例的三維集成電路切割方法的第三步驟。

圖4示意性地示出了根據本發明優選實施例的三維集成電路切割方法的第四步驟。