[發明專利]基于精細調相的建立保持時間測試系統和方法

在審

• 申請號: 201610100844.2
• 申請日: 2016-02-24
• 公開（公告）號: CN105759195A
• 公開（公告）日: 2016-07-13
• 發明（設計）人: 王健;肖爰龍;來金梅
• 申請（專利權）人: 復旦大學
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;盛志范

1.基于精細調相的建立保持時間測試系統，其特征在于，包括：精細調相模塊、時鐘網絡、待測電路模塊、仲裁電路模塊和控制電路模塊；其中，所述精細調相模塊用于產生相位差可調的兩個信號即信號1和信號2；兩個信號通過時鐘網絡接到芯片中任意待測電路模塊；待測電路模塊的輸出響應接到仲裁電路模塊中；仲裁電路模塊對輸出響應進行處理，以確定測試的結果；控制電路模塊用于控制精細調相模塊、待測電路模塊、仲裁電路模塊的協調工作。

2.根據權利要求1所述的基于精細調相的建立保持時間測試系統，其特征在于，通過鎖相環的精細調相功能，產生兩個相位差可調的時鐘信號；通過時鐘網絡，將兩個時鐘信號分別接到待測模塊的待測信號端和時鐘端；不斷地改變兩個時鐘信號的相位差，測出待測信號的建立保持時間。

3.根據權利要求1或2所述的基于精細調相的建立保持時間測試系統，其特征在于，所述建立保持時間測試，分為：

（1）“1”建立時間；

（2）“1”保持時間；

（3）“0”建立時間；

（4）“0”保持時間。

4.根據權利要求1或2所述的基于精細調相的建立保持時間測試系統，其特征在于，所述的精細調相模塊利用芯片中已有的延遲鎖相環、相位鎖相環、數字時鐘管理單元實現，或者用一個具有精確調相功能的PLL到芯片中作為測試IP核。

5.根據權利要求1或2所述的基于精細調相的建立保持時間測試系統，其特征在于，所述待測電路模塊是FPGA中的可編程邏輯塊、數字信號處理器或塊存儲器。

6.根據權利要求1或2所述的基于精細調相的建立保持時間測試系統，其特征在于，所述精細調相模塊采用芯片中的數字時鐘管理單元實現；時鐘信號先輸入到第一個時鐘管理單元DCM_FX_1，將第一個時鐘管理單元DCM_FX_1輸出的倍頻信號輸入第二個時鐘管理單元DCM_FX_2的輸入端中，把倍頻信號經過時鐘網絡同時傳到下面的兩個時鐘管理單元DCM_PS_1和DCM_PS_2的輸入端；兩個時鐘管理單元DCM_PS_1和DCM_PS_2將輸出反饋到各自的FB端，使得輸出時鐘與輸入時鐘保持一個鎖定的相位，并通過控制兩個時鐘管理單元DCM_PS_1和DCM_PS_2的控制信號在FPGA配置完成之后改變這個相位；第三個時鐘管理單元DCM_PS_1將相位可調的第一信號接到待測模塊的待測信號上；第四時鐘管理單元DCM_PS_2產生信號2，接到待測模塊的時鐘端；第四時鐘管理單元DCM_PS_2調節信號2的相位延遲，以對信號1和信號2所走路徑的不同造成的skew進行補償。

7.一種基于權利要求1-6所述測試系統的建立保持時間測試方法，其特征在于具體步驟為：

首先，通過鎖相環的精細調相功能，產生兩個相位差可調的時鐘信號；

然后，通過時鐘網絡，將兩個時鐘信號分別接到待測模塊的待測信號端和時鐘端；

最后，通過不斷地改變兩個時鐘信號的相位差，測出待測信號的建立保持時間。

8.根據權利要求7所述的建立保持時間測試方法，其特征在于，建立保持時間包括數據端D的建立保持時間、同步使能端CE信號的建立保持時間、同步復位置位SR信號的建立保持時間。

9.根據權利要求7所述的建立保持時間測試方法，其特征在于，對于一個D觸發器的數據口D的建立保持時間測試，其中：

“1”建立時間的測試步驟如下：

（1）初始時，D和CLK的相位對齊，此時控制電路的狀態機處于IDLE狀態；

（2）將D的相位調成比CLK提前1/4個相位，控制電路的狀態機在IniPS和IniPS_Adj之間來回切換；在IniPS狀態，控制電路比較當前相位是否與期望相位相同，即D提前1/4個相位，如果不是，則進入IniPS_Adj狀態，移動一個最小相移單位，返回IniPS，直到移至期望相位；當移至期望相位時，觸發器穩定的采集到數據“1”；

（3）控制DCM_PS_1，使信號1的相位向右移，控制電路的狀態機在ChkPS和ChkPS_Adj之間來回切換；在ChkPS狀態中，當D未進入亞穩態時，此時沒有時序違背，跳到ChkPS_Adj狀態中，進行一個單位的相移，回到ChkPS狀態；當D進入到亞穩態區間時，由于建立時間不滿足，觸發器無法穩定的采集到1，輸出至少會出現一次“1”和“0”的跳變，此時測到的就是“1”的建立時間，狀態機跳到RtnPS；

（4）將信號1的相位移到初始0相位，等待下一次測試，其中RtnPS狀態時，比較相移是否復位，RtnPS_Adj進行一個單位的相移；相位復位成功后，狀態機跳回到IDLE狀態；

“1”保持時間時的測試步驟如下：

（1）初始時，D和CLK的相位對齊；

（2）將D的相位調成比CLK提前1/4個相位，此時，觸發器穩定的采集到數據“1”；

（3）控制DCM_PS_1，使信號1的相位向左移，當D進入到亞穩態區間時，由于保持時間不滿足，觸發器無法穩定的采集到1，輸出至少會出現一次“1”和“0”的跳變，此時測到的就是“1”的保持時間；

（4）將信號1的相位移到初始0相位，等待下一次測試；

“0”建立時間時的測試步驟如下：

（1）初始時，D和CLK的相位對齊；

（2）將D的相位調成比CLK推遲1/4個相位，此時，觸發器穩定的采集到數據“0”；

（3）控制DCM_PS_1，使信號1的相位向右移，當D進入到亞穩態區間時，由于建立時間不滿足，觸發器無法穩定的采集到0，輸出至少會出現一次“0”和“1”的跳變，此時測到的就是“0”的建立時間；

（4）將信號1的相位移到初始0相位，等待下一次測試；

“0”保持時間時的測試步驟如下：

（1）初始時，D和CLK的相位對齊；

（2）將D的相位調成比CLK推遲1/4個相位，此時，觸發器穩定的采集到數據“0”；

（3）控制DCM_PS_1，使信號1的相位向左移，當D進入到亞穩態區間時，由于保持時間不滿足，觸發器無法穩定的采集到0，輸出至少會出現一次“0”和“1”的跳變，此時測到的就是“0”的保持時間；

（4）將信號1的相位移到初始0相位，等待下一次測試。