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[發(fā)明專利]基于分時復(fù)用技術(shù)的cholesky矩陣求逆系統(tǒng)有效

專利信息
申請?zhí)枺?/td> 201610094119.9 申請日: 2016-02-19
公開(公告)號: CN105701068B 公開(公告)日: 2018-06-19
發(fā)明(設(shè)計)人: 沙金;陳萬雄;胡光輝;沈偉;任道;邵偉;張盟盟;潘紅兵;李麗;李偉 申請(專利權(quán))人: 南京大學(xué)
主分類號: G06F17/16 分類號: G06F17/16
代理公司: 南京蘇高專利商標(biāo)事務(wù)所(普通合伙) 32204 代理人: 李玉平
地址: 210046 江蘇*** 國省代碼: 江蘇;32
權(quán)利要求書: 查看更多 說明書: 查看更多
摘要:
搜索關(guān)鍵詞: 分時復(fù)用 矩陣求逆 求逆 主控狀態(tài)機(jī) 對稱矩陣 共軛 運算 并行流水處理 單端口存儲器 矩陣求逆運算 雷達(dá)信號處理 上三角矩陣 硬件利用率 存儲資源 復(fù)數(shù)運算 矩陣相乘 三個步驟 硬件資源 運算資源 并行度 復(fù)選器 兼容性 浮點 階數(shù) 保證
【說明書】:

發(fā)明公開了一種基于分時復(fù)用技術(shù)的cholesky矩陣求逆系統(tǒng),降低了在雷達(dá)信號處理中對共軛對稱矩陣求逆所使用的硬件資源,同時通過提高矩陣求逆運算的并行度來保證運算速度。本發(fā)明根據(jù)公式A=L*D*LH,通過主控狀態(tài)機(jī)將cholesky分解矩陣求逆劃為三個步驟進(jìn)行,分別是cholesky分解、上三角矩陣求逆和矩陣相乘。在主控狀態(tài)機(jī)的控制下,通過復(fù)選器,分時復(fù)用運算資源和存儲資源。該技術(shù)方案是基于單端口存儲器和單精度浮點復(fù)數(shù)運算單元的并行流水處理,并支持任意階數(shù)的共軛對稱矩陣求逆,有效加快了運算速度,提高了硬件利用率,且具有良好的兼容性。

技術(shù)領(lǐng)域

本發(fā)明屬于雷達(dá)信號處理技術(shù)領(lǐng)域,具體是一種基于FPGA的正定復(fù)數(shù)矩陣求逆的硬件結(jié)構(gòu)。在雷達(dá)信號處理中,常對正定復(fù)數(shù)矩陣求逆,若使用通用矩陣求逆的算法和結(jié)構(gòu),會使用額外的資源。本發(fā)明提出的硬件結(jié)構(gòu)專門針對正定復(fù)數(shù)矩陣求逆,適合雷達(dá)信號處理中的求逆操作。

背景技術(shù)

矩陣求逆的方法有很多,包括伴隨矩陣法、高斯消元法、初等變換法、矩陣分解法等等。

上述各種矩陣求逆的方法中,伴隨矩陣法、高斯消元法、初等變換法中需要求大量的行列式,每個行列式都幾乎要計算到所有的矩陣元素,計算量大,對存儲空間的需求大,在FPGA上實現(xiàn)比較困難。

矩陣分解法是將矩陣分解為一些較簡單矩陣的乘積,如三角矩陣或酉矩陣,他們都具有某種特性,較容易得到逆矩陣。對分解得到的矩陣求逆后相乘,得到原矩陣的逆矩陣。矩陣分解法分為幾種:1)LU分解法,2)QR分解法,3)奇異值分解法,4)cholesky分解法。

前三種矩陣分解法,都是對所有可逆復(fù)數(shù)矩陣進(jìn)行求解與計算,算法較復(fù)雜,資源使用較多;而第四種分解法是針對共軛對稱矩陣求逆,算法較簡單,資源使用也較少。而在雷達(dá)信號處理中,主要是對自相關(guān)后得到的共軛對稱矩陣進(jìn)行求逆操作,因此本發(fā)明選擇cholesky分解法。

cholesky分解法常用于線性方程的求解、矩陣求逆和行列式計算,在雷達(dá)信號處理、科學(xué)計算等諸多領(lǐng)域也有廣泛應(yīng)用。根據(jù)公式A=L*D*LH,cholesky分解法是將原矩陣A分解為單位下三角矩陣L(對角線元素為1)、對角矩陣D,上三角矩陣LH(是L的共軛轉(zhuǎn)置矩陣),原矩陣A對角線上的元素必須是實數(shù),其他元素可以是復(fù)數(shù)。

因三角矩陣幾乎一半數(shù)據(jù)都為0,所以求逆簡單,且LH是L的共軛轉(zhuǎn)置矩陣,因此只需求得(LH)-1,取共軛轉(zhuǎn)置即得到了L-1

令Gij=Lij*Dii,則cholesky分解公式可由此推得:

d11=a11

對i=2...n有

由于dii出現(xiàn)在分母中,因此只有當(dāng)dii≠0(i=1...n)時,分解才能進(jìn)行到底。此外,在實際的計算過程中,即使不為零,但當(dāng)它很小的時候,由于計算機(jī)的精度限制,會導(dǎo)致下溢,也會使分解運算不穩(wěn)定。

發(fā)明內(nèi)容

發(fā)明目的:在FPGA芯片上提供一種硬件復(fù)雜度低,資源利用率高的正定矩陣浮點求逆結(jié)構(gòu)。在盡可能減少硬件資源消耗的情況下,通過提高矩陣求逆運算的并行度來保證運算速度。

技術(shù)方案:一種基于分時復(fù)用技術(shù)的cholesky矩陣求逆系統(tǒng),包括五個模塊:1)主控狀態(tài)機(jī)模塊2)資源復(fù)用模塊3)cholesky分解模塊4)上三角矩陣求逆模塊5)矩陣相乘模塊。

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該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息,商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于南京大學(xué),未經(jīng)南京大學(xué)許可,擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作,請聯(lián)系【客服

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說明:

1、專利原文基于中國國家知識產(chǎn)權(quán)局專利說明書;

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3、專利數(shù)據(jù)每周兩次同步更新,支持Adobe PDF格式;

4、內(nèi)容包括專利技術(shù)的結(jié)構(gòu)示意圖流程工藝圖技術(shù)構(gòu)造圖

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