[發明專利]基于版圖鄰近效應的統計模型的建模方法

有效

• 申請號: 201610093994.5
• 申請日: 2016-02-19
• 公開（公告）號: CN105760604B
• 公開（公告）日: 2019-01-18
• 發明（設計）人: 劉林林;郭奧
• 申請（專利權）人: 上海集成電路研發中心有限公司;成都微光集電科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;尹英

本發明提供了一種基于版圖鄰近效應的統計模型的建模方法，包括：建立MOS器件的基礎模型；根據所要采用的LPE效應的種類，針對不同尺寸器件變換LPE效應對應的版圖因子，生成對應的非標準版圖；對上述各非標準版圖器件進行Mapping測試，得到閾值電壓和漏極電流的各測試值并計算其均值，基于均值建立由LPE效應帶來的器件性能指標偏移的LPE模型；根據上述的Mapping測試得到的測試值，求取閾值電壓和漏極電流的統計分布；根據所采用的LPE效應的種類，修正基礎模型中閾值電壓和遷移率參數及其bin參數的標準差參數，建立考慮LPE效應帶來的器件性能波動的MOS器件統計模型。本發明針對不同的LPE效應可獨立分析和建模，使模型擬合的過程清晰和快速。

技術領域

本發明涉及半導體技術領域，具體涉及一種基于版圖鄰近效應的統計模型的建模方法。

背景技術

隨著CMOS技術的不斷發展，新材料、新技術不斷得到研發和應用，推動工藝節點的持續前進。隨著工藝尺寸進一步微縮，工藝波動導致的器件波動對電路性能以及可靠性的影響越來越嚴重。如何抑制器件波動，以及準確地表征器件波動來為集成電路設計和優化提供參考是急需解決的重要問題。

影響工藝波動的因素有很多，其中版圖鄰近效應(layout proximity effect，LPE)就是先進工藝下愈加凸顯的問題之一。為了提高或匹配MOS器件的載流子遷移率、提高器件開關速度，深納米MOSFET中引入了多種應力工程技術，如嵌入式鍺硅技術，應力記憶技術等。同時淺溝槽隔離技術(STI：Shallow Trench Isolation)也給器件溝道帶來壓應力，對載流子遷移率產生影響。隨著器件版圖尺寸及周邊環境的不同，溝道中的應力會發生變化，器件性能具有版圖相關性。與此同時，隨著器件尺寸不斷縮小、器件密度持續增大，器件性能越來越多地受到周邊環境的影響。隨著集成電路設計和制造進入深納米階段，器件尺寸及間距大幅縮小，特征尺寸已經接近甚至小于光刻系統中所使用的光波波長。光刻過程中，由于光的衍射和干涉現象，實際硅片上在光刻顯影后得到的圖形與掩膜版圖形之間存在一定的變形和偏差，直接影響器件性能。這種偏差隨鄰近圖形形狀和大小的不同而不同，也具有版圖相關性。

上述版圖鄰近效應，不僅影響單顆器件的電學性能，使同樣尺寸的MOS器件在不同版圖的布局下其電學性能指標如閾值電壓，工作電流等發生變化，對于器件的統計性能，即同樣尺寸器件在晶圓(wafer)上不同晶片(die)內的電學性能波動程度也會產生影響。

通過對器件版圖形式的變化，如增加冗余柵來平衡應力，調整器件柵與有源區邊界的距離，改變相鄰有源區之間的距離等方法可以改變器件的電學性能和統計性能，在現有模型方案中增加考慮版圖鄰近效應對器件波動性能的影響，可使電路設計人員通過電路仿真，優化版圖抑制器件的波動，提高設計電路的性能。

目前對版圖鄰近效應(LPE)建模的做法為，首先確定版圖變化因子，根據版圖變化因子，設計包含LPE的非標準版圖器件測試結構并測試，根據測試數據計算MOS器件如閾值電壓Vth，漏級電流Idlin的變化，進行器件性能與版圖因子的相關性分析，找出需要考慮的版圖因子，利用物理或經驗公式將版圖相關信息與內建模型參數相聯系，從而修正標準版圖的模型。目前業界主要考慮的版圖因子主要有(1)MOS柵極距離有源區邊界的距離sa、sb的變化；(2)MOS器件的有源區與其上下左右有源區的距離(sodx1、sodx2、sody1、sody2)；(3)MOS柵極兩側冗余柵距離MOS柵極距離(本發明主要考慮前兩根柵，更多數量的柵帶來的作用可忽略不計)pcl1、pcl2、pcr1、pcr2，如圖1所示。

而目前MOS統計模型的建立，也主要基于標準版圖器件的性能波動建立，即假設LPE的加入只影響了器件的電學性能，而與器件的波動特性無關，也就是對于某一顆溝道長寬(W,L)確定的MOS器件上述所有版圖形式將得到同樣的器件波動特性，但事實上版圖變化之后器件的統計特性也會改變，并且也有相關文獻報導通過版圖優化降低器件性能的波動。所以對于某種工藝，我們有必要評估哪些版圖變化會顯著改變器件的統計特性，并為之建立相應的統計模型，做為設計人員合理選擇版圖形式的指導。