[發明專利]改善器件性能的方法

在審

• 申請號: 201610083851.6
• 申請日: 2016-02-05
• 公開（公告）號: CN107046005A
• 公開（公告）日: 2017-08-15
• 發明（設計）人: 毛剛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 高靜,吳敏

1.一種改善器件性能的方法，其特征在于，包括：

提供包括NMOS區域和PMOS區域的基底，所述NMOS區域基底表面形成有第一偽柵，所述PMOS區域基底表面形成有第二偽柵；

以所述第一偽柵為掩膜，對所述第一偽柵兩側的NMOS區域基底進行第一N型摻雜處理，形成N型源漏區；

以所述第二偽柵為掩膜，對所述第二偽柵兩側的PMOS區域基底進行第一P型摻雜處理，形成P型源漏區；

在所述基底表面、N型源漏區表面以及P型源漏區表面形成層間介質層，所述層間介質層覆蓋第一偽柵側壁以及第二偽柵側壁；

對所述第一偽柵進行第二P型摻雜處理；

對所述第二偽柵進行第二N型摻雜處理；

在進行所述第二P型摻雜處理和第二N型摻雜處理之后，在同一道工藝步驟中刻蝕去除所述第一偽柵和第二偽柵。

2.如權利要求1所述改善器件性能的方法，其特征在于，刻蝕去除所述第一偽柵的刻蝕速率與刻蝕去除所述第二偽柵的刻蝕速率相同。

3.如權利要求1所述改善器件性能的方法，其特征在于，先采用干法刻蝕工藝刻蝕去除部分厚度的第一偽柵和第二偽柵，接著，采用濕法刻蝕工藝刻蝕去除剩余的第一偽柵和第二偽柵；或者，采用濕法刻蝕工藝刻蝕去除所述第一偽柵和第二偽柵。

4.如權利要求1所述改善器件性能的方法，其特征在于，在進行所述第二P型摻雜處理和第二N型摻雜處理之后，對所述第一偽柵和第二偽柵進行退火處理。

5.如權利要求1所述改善器件性能的方法，其特征在于，在對所述第一偽柵兩側的NMOS區域基底進行第一N型摻雜處理的同時，還對第一偽柵進行第一N型摻雜處理。

6.如權利要求5所述改善器件性能的方法，其特征在于，所述第二N型摻雜處理的摻雜離子濃度與第一N型摻雜處理的摻雜離子濃度相同；所述第二N 型摻雜處理的摻雜離子與第一N型摻雜處理的摻雜離子相同。

7.如權利要求1所述改善器件性能的方法，其特征在于，在對所述第二偽柵兩側的PMOS區域基底進行第一P型摻雜處理的同時，還對第二偽柵進行第一P型摻雜處理。

8.如權利要求7所述改善器件性能的方法，其特征在于，所述第二P型摻雜處理的摻雜離子濃度與第一P型摻雜處理的摻雜離子濃度相同；所述第二P型摻雜處理的摻雜離子與第一P型摻雜處理的摻雜離子相同。

9.如權利要求1所述改善器件性能的方法，其特征在于，所述第一N型摻雜處理的摻雜離子為P、As或Sb，所述第一N型摻雜處理的摻雜離子濃度為2E14atom/cm²至2E15atom/cm²；所述第二N型摻雜處理的摻雜離子為P、As或Sb，所述第二N型摻雜處理的摻雜離子濃度為2E14atom/cm²至2E15atom/cm²。

10.如權利要求1所述改善器件性能的方法，其特征在于，所述第一P型摻雜處理的摻雜離子為B、BF₂、Ga或In，所述第一P型摻雜處理的摻雜離子濃度為2E14atom/cm²至2E15atom/cm²；所述第二P型摻雜處理的摻雜離子為B、BF₂、Ga或In，所述第二P型摻雜處理的摻雜離子濃度為2E14atom/cm²至2E15atom/cm²。

11.如權利要求1所述改善器件性能的方法，其特征在于，在進行所述第一N型摻雜處理和第一P型摻雜處理之前，所述第一偽柵和第二偽柵的材料相同。

12.如權利要求11所述改善器件性能的方法，其特征在于，在進行所述第一N型摻雜處理和第一P型摻雜處理之前，所述第一偽柵的材料為多晶硅、非晶硅或無定形碳；在進行所述第一N型摻雜處理和第一P型摻雜處理之前，所述第二偽柵的材料為多晶硅、非晶硅或無定形碳。

13.如權利要求1所述改善器件性能的方法，其特征在于，進行所述第二P型摻雜處理的工藝步驟包括：在所述第二偽柵頂部表面形成第一圖形層；以所述第一圖形層為掩膜，對所述第一偽柵進行第二P型摻雜處理；去除所述第一圖形層。