[發(fā)明專利]含有分離電壓產(chǎn)生器的三維一次電編程存儲器

有效

• 申請?zhí)枺?/td>: 201610083717.6
• 申請日: 2016-02-08
• 公開（公告）號: CN107046036B
• 公開（公告）日: 2019-06-07
• 發(fā)明（設計）人: 張國飆
• 申請（專利權）人: 杭州海存信息技術有限公司
• 主分類號: H01L27/112
• 分類號: H01L27/112
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發(fā)明提出一種分離的三維一次電編程存儲器（3D?OTP）50，它含有至少一三維陣列芯片30和至少一電壓產(chǎn)生器芯片40。至少一電壓產(chǎn)生器位于電壓產(chǎn)生器芯片40內(nèi)，而非三維陣列芯片30內(nèi)。電壓產(chǎn)生器為三維陣列芯片30產(chǎn)生讀/寫電壓。

技術領域

本發(fā)明涉及集成電路存儲器領域，更確切地說，涉及三維一次電編程存儲器(3D-OTP)。

背景技術

三維存儲器(3D-M)是一種單體(monolithic)半導體存儲器，它含有多個相互堆疊的存儲元。3D-M包括三維只讀存儲器(3D-ROM)和三維隨機讀取存儲器(3D-RAM)。3D-ROM可以進一步劃分為三維掩膜編程只讀存儲器(3D-MPROM)和三維電編程只讀存儲器(3D-EPROM)。基于它能電編程的次數(shù)，3D-EPROM可以進一步分為三維一次電編程存儲器(3D-OTP)和三維多次電編程存儲器(3D-MTP)。3D-OTP可以是3D-memristor、三維阻變存儲器(3D-RRAM或3D-ReRAM)、三維相變存儲器(3D-PCM)、3D-PMM(programmable metallizationmemory)、或3D-CBRAM(conductive-bridging random-access memory)等。

美國專利5,835,396(發(fā)明人：張國飆；授權日：1998年11月3日)披露了一種3D-ROM，尤其是3D-OTP。如圖1A所示，3D-OTP芯片20含有一襯底電路層0K及多個堆疊于襯底電路層0K上并相互堆疊的存儲層16A、16B。襯底電路層0K含有晶體管0t及其互連線0i。晶體管0t形成在半導體襯底0中。在這個例子中，襯底互連線0i含有金屬層0M1、0M2。在本說明書中，襯底互連線0i采用的金屬層0M1、0M2被稱為襯底金屬層，襯底互連線0i采用材料被稱為襯底互連材料。

存儲層16A、16B堆疊在襯底電路層0K之上，它們通過接觸通道孔(如1av)與襯底0耦合。每個存儲層(如16A)含有多條頂?shù)刂肪€(如2a)、底地址線(如1a)和存儲元(如1aa)。存儲元可以采用二極管、晶體管或別的器件。在各種存儲元中，采用二極管的存儲元具有最小面積，僅為～4F²(F為最小特征尺寸)。二極管存儲元一般形成在頂?shù)刂肪€和底地址線的交叉點處，從而構(gòu)成一交叉點(cross-point)陣列。這里，二極管泛指任何具有如下特征的二端器件：當其外加電壓的數(shù)值小于讀電壓或外加電壓的方向與讀電壓相反時，其電阻遠大于其在讀電壓下的電阻。二極管的例子包括半導體二極管(如p-i-n硅二極管等)和金屬氧化物二極管(如氧化鈦二極管、氧化鎳二極管等)等。

存儲層16A、16B構(gòu)成至少一3D-OTP陣列16，而襯底電路層0K則含有3D-OTP陣列16的周邊電路。其中，一部分周邊電路位于3D-OTP陣列下方，它們被稱為陣列下周邊電路；另一部分周邊電路位于3D-OTP陣列外邊，它們被稱為陣列外周邊電路18。由于陣列外周邊電路18比3D-OTP陣列16含有更少的后端(back-end-of-line，簡稱為BEOL)薄膜層，陣列外周邊電路18上方的空間17不含有存儲元，該空間實際上被浪費了。在本說明書中，一個后端薄膜層是指在襯底之上結(jié)構(gòu)中的一個導線層，如存儲層16A、16B中的一個地址線層、或互連線0i中的一個互連線層。在圖1A中，3D-OTP陣列16含有6個后端薄膜層，包括2個互連線層0M1、0M2、第一存儲層16A中的2個地址線層1a、2a、以及第二存儲層16B中的地址線層3a、4a；而陣列外周邊電路18只含有2個后端薄膜層，包括互連線層0M1、0M2。

美國專利7,388,476(發(fā)明人：Crowley等；授權日：2008年6月3日)披露了一種集成3D-OTP芯片，其三維陣列及其周邊電路都集成在同一芯片內(nèi)。這種集成方式被稱為全集成。如圖1B所示，該集成3D-OTP芯片20含有三維陣列區(qū)域22和周邊電路區(qū)域28。三維陣列區(qū)域22含有多個3D-OTP陣列(如22aa、22ay)及其解碼器(如24、24G)。這些解碼器24包括本地解碼器24和整體解碼器24G。其中，本地解碼器24對單個3D-OTP陣列的地址/數(shù)據(jù)進行解碼，整體解碼器24G將整體地址/數(shù)據(jù)25解碼至單個3D-OTP陣列中。