[發明專利]一種FPGA中多功能硬件專用乘法器及FPGA芯片

有效

• 申請號: 201610083088.7
• 申請日: 2016-02-06
• 公開（公告）號: CN107045434B
• 公開（公告）日: 2020-06-30
• 發明（設計）人: 何軻
• 申請（專利權）人: 京微雅格（北京）科技有限公司
• 主分類號: G06F7/53
• 分類號: G06F7/53
• 代理公司: 北京億騰知識產權代理事務所(普通合伙) 11309
• 代理人: 陳霽

1.一種FPGA中多功能硬件專用乘法器，其特征在于，所述乘法器包括前加法器、后加法器、數據選擇器、進位控制器、數據匹配比較器以及乘法計算單元；其中，

所述前加法器的輸入端接收FPGA芯片的第一串并行數據，其輸出端與所述乘法計算單元的輸入端相連；所述乘法計算單元的輸出端與所述后加法器的第一輸入端相連；所述數據選擇器的輸入端接收FPGA芯片的第一串并行數據，其輸出端與所述后加法器的第二輸入端相連；所述進位控制器的輸入端接收FPGA芯片的第一串并行數據，其輸出端與所述后加法器的第三輸入端相連；所述后加法器一個輸出端輸出第二串并行數據，其另一個輸出端與所述數據匹配比較器的一個輸入端相連；所述數據匹配比較器的另一個輸入端接收FPGA芯片的第一串并行數據。

2.根據權利要求1所述的乘法器，其特征在于，所述前加法器包括兩個單獨的18比特位寬的計算單元以及加法選擇器；其中，

所述兩個單獨的計算單元合并可實現34比特位寬的加、減法運算，其余2比特位做進位保護位；

所述加法選擇器的輸入端可從所述前加法器的運算結果輸入、FPGA芯片的邏輯輸入、所述乘法器的輸入以及與所述乘法器位置相鄰的前一個乘法器的級聯輸入中選擇。

3.根據權利要求1所述的乘法器，其特征在于，所述乘法計算單元包括兩個單獨的18×18二進制補碼的布斯子乘法器。

4.根據權利要求1所述的乘法器，其特征在于，所述后加法器包括四個輸入端口和兩個輸出端口；其中，四個輸入端口為三個56比特位寬的數據輸入以及一個1比特位寬的進位控制器輸入，且三個56比特位寬的數據輸入來自三種不同類型的選擇器。

5.根據權利要求1所述的乘法器，其特征在于，所述數據選擇器為8選1的56位選擇器。

6.根據權利要求1所述的乘法器，其特征在于，所述進位控制器的輸入為五個1比特位的數據輸入和控制信號輸入，其內部包括檢測邏輯。

7.根據權利要求1所述的乘法器，其特征在于，所述數據匹配比較器包括兩個輸入端口以及四個輸出端口；其中，所述兩個輸入端口支持最高位寬為56比特位的數據輸入。

8.根據權利要求1所述的乘法器，其特征在于，所述乘法器在FPGA芯片的底部逐一排列至芯片的頂部，且每個乘法器都有多個數據進位端口與相連的上、下的乘法器級聯。

9.一種FPGA芯片，其特征在于，所述芯片包括如權利要求1-7任一所述的乘法器。