[發(fā)明專利]用于測試事務性執(zhí)行狀態(tài)的指令和邏輯

有效

• 申請?zhí)枺?/td>: 201610081121.2
• 申請日: 2013-06-19
• 公開（公告）號: CN105760265B
• 公開（公告）日: 2019-11-05
• 發(fā)明（設計）人: R·拉吉瓦爾;B·L·托爾;K·K·賴;M·C·梅爾騰;M·G·迪克森
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F11/22
• 分類號: G06F11/22
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 何焜

1.一種處理器，包括：

多個多線程核，用于對多個線程進行亂序指令執(zhí)行，其中一個或多個所述多線程核包括：

指令取出邏輯，用于取出一個或多個所述多個線程的指令，

指令解碼單元，用于解碼所述指令，

寄存器重命名邏輯，用于重命名寄存器組內用于所述指令的一個或多個寄存器，

指令高速緩存，用于高速緩存待執(zhí)行的一個或多個所述指令，

數據高速緩存，用于高速緩存用于所述指令的數據，

二級L2高速緩存單元，用于高速緩存一個或多個所述指令和用于所述指令的數據，

至少一個執(zhí)行單元，用于執(zhí)行第一指令，所述第一指令用于測試事務性執(zhí)行區(qū)域的狀態(tài)，

其中所述執(zhí)行單元還用于確定所述第一指令是否在所述事務性執(zhí)行區(qū)域的上下文之內，并且作為響應，將標志寄存器設置為指示所述第一指令在所述事務性執(zhí)行區(qū)域的上下文之內的值。

2.如權利要求1所述的處理器，其特征在于，所述執(zhí)行單元還用于執(zhí)行所述指令中的第二指令，所述第二指令用于指示所述事務性執(zhí)行區(qū)域的開始。

3.如權利要求1所述的處理器，其特征在于，所述執(zhí)行單元還用于執(zhí)行所述指令中的第三指令，所述第三指令用于指示所述事務性執(zhí)行區(qū)域的結束，并導致存儲器事務被原子地提交或中止。

4.如權利要求1所述的處理器，其特征在于，所述執(zhí)行單元還用于執(zhí)行所述指令中的第二指令和所述指令中的第三指令，其中所述第二指令用于指示所述事務性執(zhí)行區(qū)域的開始，且所述第三指令用于指示所述事務性執(zhí)行區(qū)域的結束并導致存儲器事務被原子地提交或中止。

5.如權利要求1所述的處理器，其特征在于，所述執(zhí)行單元還用于將標志寄存器設置為指示所述事務性執(zhí)行區(qū)域的嵌套級的值。

6.如權利要求1所述的處理器，其特征在于，所述執(zhí)行單元還用于將標志寄存器設置為指示所述事務性執(zhí)行區(qū)域的可用內部緩沖器的數量或尺寸中至少一個的值。

7.如權利要求1所述的處理器，其特征在于，所述執(zhí)行單元還用于將標志寄存器設置為指示用于特定存儲器單元的事務會溢出內部緩沖器并導致所述事務性執(zhí)行區(qū)域的執(zhí)行中止的值。

8.如權利要求1所述的處理器，其特征在于，所述執(zhí)行單元還用于將標志寄存器設置為指示對特定存儲器單元的訪問會與另一個事務性執(zhí)行區(qū)域的執(zhí)行相沖突并且導致所述事務性執(zhí)行區(qū)域的執(zhí)行中止的值。