[發明專利]半導體結構的形成方法

有效

• 申請號: 201610081039.X
• 申請日: 2016-02-04
• 公開（公告）號: CN105719997B
• 公開（公告）日: 2019-08-27
• 發明（設計）人: 沈思杰;張怡
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L27/11517
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種半導體結構的形成方法，包括：提供包括第一區域和第二區域的襯底；在襯底上形成分立的浮柵層以及位于浮柵層表面的硬掩膜；以硬掩膜為掩膜刻蝕浮柵層露出的襯底，在襯底內形成位于第一區域的第一溝槽以及位于第二區域的第二初始溝槽；在第一溝槽內形成圖形層；以圖形層為掩膜，刻蝕第二初始溝槽形成第二溝槽；在第一溝槽內形成第一隔離結構。本發明先形成具有第一溝槽和第二初始溝槽，再遮擋住第一溝槽，刻蝕第二初始溝槽形成第二溝槽。在不影響第二溝槽深度的同時，獲得深度較小的第一溝槽以降低第一溝槽的深寬比，從而提高第一隔離結構的形成質量，進而提高半導體器件的電學性能。

技術領域

本發明涉及半導體領域，尤其涉及一種半導體結構的形成方法。

背景技術

隨著集成電路高密度的發展趨勢，構成電路的器件更緊密地放置在芯片中以適應芯片的可用空間。相應地，半導體襯底單位面積上有源器件的密度不斷增加，因此器件之間的有效絕緣隔離變得更加重要。

淺溝槽隔離(Shallow Trench Isolation，STI)技術具有良好的隔離效果(例如：工藝隔離效果和電性隔離效果)，淺溝槽隔離技術還具有減少占用晶圓表面的面積、增加器件的集成度等優點。因此，隨著集成電路尺寸的減小，器件之間的隔離現主要采用淺溝槽隔離結構。

但是，現有技術的淺溝槽隔離結構容易引起半導體器件的電學性能的降低。

發明內容

本發明解決的問題是提供一種半導體結構的形成方法，優化半導體器件的電學性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括如下步驟：提供襯底，所述襯底包括用于形成核心存儲電路的第一區域和用于形成外圍電路的第二區域；在所述襯底上形成分立的浮柵層以及位于所述浮柵層表面的硬掩膜；以所述硬掩膜為掩膜，采用第一刻蝕工藝，刻蝕所述浮柵層露出的襯底，在所述襯底內形成溝槽，所述溝槽包括位于第一區域襯底內的第一溝槽以及位于所述第二區域襯底內的第二初始溝槽，所述第一溝槽和第二初始溝槽具有第一深度；在所述第一溝槽內形成圖形層；以所述圖形層為掩膜，采用第二刻蝕工藝，刻蝕所述第二初始溝槽，形成第二溝槽，所述第二溝槽具有第二深度，所述第二深度大于所述第一深度；在所述第一溝槽內形成第一隔離結構，在所述第二溝槽內形成第二隔離結構。

可選的，所述硬掩膜包括氮化硅層以及位于所述氮化硅層表面的氧化硅層。

可選的，形成所述分立的浮柵層，位于所述浮柵層表面的硬掩膜的步驟包括：在所述襯底表面形成浮柵膜；在所述浮柵膜表面形成初始硬掩膜；在所述初始硬掩膜表面形成光刻膠層；以所述光刻膠層為掩膜，依次圖形化所述初始硬掩膜和浮柵膜，在所述襯底表面形成浮柵層，在所述浮柵層表面形成硬掩膜；去除所述光刻膠層。

可選的，所述第一深度為至

可選的，所述第一溝槽的寬度為至

可選的，所述第一刻蝕工藝為等離子體干法刻蝕工藝；所述等離子體干法刻蝕工藝的工藝參數包括：刻蝕氣體為HBr、Cl₂和CF₄，刻蝕時間為64s至68s。

可選的，所述第二溝槽的第二深度為至

可選的，所述第二刻蝕工藝為等離子體干法刻蝕工藝；所述等離子體干法刻蝕工藝的工藝參數包括：刻蝕氣體為HBr、Cl₂和CF₄，刻蝕時間為64s至68s。

可選的，所述第一隔離結構和第二隔離結構的材料為氧化硅。

可選的，所述第一隔離結構和第二隔離結構的材料為氧化硅。

與現有技術相比，本發明的技術方案具有以下優點：