[發明專利]半導體結構及其形成方法

有效

• 申請號: 201610080796.5
• 申請日: 2016-02-04
• 公開（公告）號: CN107039372B
• 公開（公告）日: 2019-05-28
• 發明（設計）人: 葛洪濤;包小燕
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L23/373
• 分類號: H01L23/373;H01L23/367;H01L23/48;H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種半導體結構及其形成方法，其中半導體結構包括：貫穿位于相鄰晶體管區之間的第一介質層、隔離結構以及絕緣材料層的第一開口；填充滿第一開口的第一導熱層，第一導熱層材料的熱傳導率大于隔離結構材料的熱傳導率；位于摻雜區表面且還貫穿第一介質層的第零導電插塞；位于第一介質層上方且與第零導電插塞電連接的第零層導電層；位于第一介質層上方且覆蓋第零層導電層的第二介質層，第二介質層內形成有與第零層導電層電連接的互連結構；與第二介質層表面以及頂層導電層表面相鍵合的載體晶圓；貫穿絕緣材料層的通孔，且通孔還與互連結構電連接；填充滿通孔的底層導電插塞。本發明改善半導體結構自加熱效應問題，改善半導體結構的電學性能。

技術領域

本發明涉及半導體制造技術領域，特別涉及一種半導體結構及其形成方法。

背景技術

隨著半導體技術的進步，集成電路朝向高集成度、高速度和低功耗的趨勢發展，體硅(Bulk Silicon)襯底以及體硅器件(基于體硅襯底制造的器件)的工藝正接近物理極限，在進一步減小集成電路特征尺寸方面遇到嚴峻挑戰。目前業界認為絕緣體上硅(SOI：Silicon on Insulator)襯底以及SOI器件為取代體硅以及體硅器件的最佳方案之一。

SOI襯底是一種用于集成電路制造的襯底，與目前大量應用的體硅襯底相比，SOI襯底具有很多優勢：采用SOI襯底制成的集成電路的寄生電容小、集成度高、短溝道效應小、速度快，并且還可以實現集成電路中元器件的介質隔離，消除了體硅集成電路中的寄生閂鎖效應。

三維集成電路(3D IC：Three-Dimensional Integrated Circuit)是利用先進的芯片堆疊技術制備而成，其是將具不同功能的芯片堆疊成具有三維結構的集成電路。相較于二維結構的集成電路，三維集成電路的堆疊技術不僅可使三維集成電路信號傳遞路徑縮短，還可以使三維集成電路的運行速度加快；簡言之，三維集成電路的堆疊技術具有以下優點：滿足半導體器件更高性能、更小尺寸、更低功耗以及更多功能的需求。

根據三維集成電路中芯片間的連接方法的不同，使堆疊的芯片能互連的技術分為金屬引線鍵合(Wire Bonding)以及倒裝芯片鍵合(Wafer Bonding)。其中，倒裝芯片鍵合技術具有比金屬引線鍵合技術更短的電連接路徑，能夠提供更優良的熱特性、電特性以及更小的結構尺寸，因此倒裝芯片鍵合技術是目前熱門的關鍵技術之一，以實現不同芯片之間的臨時性或永久性的粘結。

倒裝芯片鍵合技術的鍵合類型包括：硅-硅直接鍵合技術、硅-玻璃靜電鍵合技術以及金屬-金屬鍵合技術，其中，金屬-金屬鍵合技術是研究的重點之一。金屬-金屬鍵合是指通過純金屬或合金，依靠金屬間、金屬與晶圓表面間的擴散、金屬熔融等作用使兩個晶圓面對面的鍵合在一起。

然而，現有技術在將采用SOI襯底形成的半導體器件與其他襯底(或晶圓)鍵合后，形成的半導體結構的電學性能有待提高。

發明內容

本發明解決的問題是提供一種半導體結構以及半導體結構的形成方法，改善半導體結構的自加熱效應問題，降低半導體結構的內部溫度，從而改善半導體結構的電學性能。