[發明專利]半導體結構及其形成方法

在審

• 申請號: 201610080765.X
• 申請日: 2016-02-04
• 公開（公告）號: CN107039521A
• 公開（公告）日: 2017-08-11
• 發明（設計）人: 趙猛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 高靜,吳敏

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體器件集成度的提高，晶體管的關鍵尺寸不斷縮小，關鍵尺寸的縮小意味著在芯片上可布置更多數量的晶體管，進而提高器件的性能。然而，隨著器件面積的不斷縮小，問題也隨之產生。隨著晶體管尺寸的急劇減小，柵介質層厚度與工作電壓不能相應改變使抑制短溝道效應的難度加大，使晶體管的溝道漏電流增大。

為了減小短溝道效應對半導體器件的影響，降低溝道漏電流，超淺結技術被開發出來。然而超淺結技術容易使晶體管產生漏極結電容和結泄漏。尤其是，對于NMOS的源漏極(source、drain，S/D)注入，需要精確控制注入的條件，這對現有技術也是一項巨大的挑戰。

可見，現有技術的半導體結構存在容易產生短溝道效應且漏電流較大的問題。有效解決器件尺寸縮小導致的短溝道效應且不引起漏極結電容和結泄漏問題已成為當務之急。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，能夠降低晶體管的短溝道效應。

為解決上述問題，本發明提供一種半導體的形成方法，包括：形成襯底；在襯底表面形成柵極結構；在所述柵極結構側壁表面形成第一側墻；在所述柵極結構兩側襯底表面形成第一應力層，所述第一應力層表面高于所述襯底表面；在形成所述第一應力層之后，去除所述第一側墻，暴露出部分襯底表面；以所述阻擋層和柵極結構為掩膜，非晶化所述第一應力層和柵極結構之間的襯底，形成非晶層；在所述第一應力層和柵極結構之間的非晶層表面形 成第二側墻。

可選的，所述第一側墻的厚度為15nm～25nm。

可選的，去除所述第一側墻的工藝為干法刻蝕。

可選的，所述形成襯底的步驟包括：提供底層襯底；在底層襯底表面形成第二應力層；在所述第二應力層表面形成頂層襯底，所述頂層襯底與所述第二應力層的晶格常數不同。

可選的，形成非晶層的步驟包括：以所述第一應力層和柵極結構為掩膜，對所述襯底進行離子注入。

可選的，對所述襯底進行離子注入的步驟中，離子注入的工藝參數包括：注入離子為碳離子、氟離子中的一種或兩種組合，注入劑量為5E13atoms/cm²～1E15atoms/cm²；注入能量為2KeV～20KeV。

可選的，對所述襯底進行離子注入的步驟中，所述離子注入的深度為5nm～50nm。

可選的，所述第一應力層的材料為多晶硅或鍺。

可選的，所述第一應力層的厚度為60nm～120nm。

可選的，在所述柵極結構兩側襯底表面形成第一應力層的方法為外延生長工藝。

可選的，形成所述第一應力層的步驟中，對所述第一應力層進行原位摻雜形成源區和漏區。

可選的，所述第一側墻和第二側墻的材料為氮化硅。

可選的，在所述第一應力層和所述柵極結構之間的襯底表面形成第二側墻的方法為等離子增強化學氣相沉積工藝。

相應的，本發明還提供一種半導體結構，包括：襯底；位于所述襯底表面的柵極結構；位于柵極結構側壁表面的第二側墻；位于所述第二側墻兩側襯底表面的第一應力層，所述第一應力層表面高于所述襯底表面；位于所述第二側墻下方襯底中的非晶層，所述非晶層被第二側墻完全覆蓋。

可選的，所述非晶層中含有碳離子、氟離子中的一種或兩種組合。

可選的，所述非晶層的材料為含有碳離子的無定型硅，所述非晶層中碳離子的濃度為5E18atoms/cm³～1E20atoms/cm³；

或者，所述非晶層的材料為含有氟離子的無定型硅，所述非晶層中氟離子的濃度為5E18atoms/cm³～1E20atoms/cm³。

可選的，所述非晶層的厚度為20nm～60nm。

可選的，所述非晶層的高度為20nm～50nm。

可選的，所述第一應力層的材料為單晶硅或鍺。

可選的，所述第一應力層的厚度為60nm～120nm。

與現有技術相比，本發明的技術方案具有以下優點：