[發明專利]一種適用于高速模數轉換器的低延時比較器

有效

• 申請號: 201610068639.2
• 申請日: 2016-02-01
• 公開（公告）號: CN105763192B
• 公開（公告）日: 2019-06-25
• 發明（設計）人: 吳建輝;郭娜;陳超;黃成;張萌;李紅;劉暢;傅娟;黃俊
• 申請（專利權）人: 東南大學
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 南京瑞弘專利商標事務所(普通合伙) 32249
• 代理人: 黃成萍

1.一種適用于高速模數轉換器的低延時比較器，其特征在于：包括兩級可再生比較電路，第一級可再生比較電路包括輸入電路、復位電路和第一可再生電路，第二級可再生比較電路包括比較復位電路和第二可再生電路；

所述第一級可再生比較電路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第九NMOS管MN9、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，其中：第一NMOS管MN1、第二NMOS管MN2構成輸入電路，第三PMOS管MP3和第四PMOS管MP4構成復位電路，第三NMOS管MN3、第四NMOS管MN4和第一PMOS管MP1、第二PMOS管MP2構成第一可再生電路；

所述第二級可再生比較電路包括第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第五PMOS管MP5、第六PMOS管MP6和第七PMOS管MP7，其中：第五NMOS管MN5、第六NMOS管MN6構成比較復位電路，第七NMOS管MN7、第八NMOS管MN8、第五PMOS管MP5、第六PMOS管MP6構成第二可再生電路；

輸入電壓經過輸入電路送入第一可再生電路進行第一比較，第一次比較結果送入第二可再生電路進行第二次比較；第五NMOS管MN5和第六NMOS管MN6在時鐘信號CK1為低電平時作為第二級可再生比較電路的復位電路，第五NMOS管MN5和第六NMOS管MN6在時鐘信號CK1為高電平時作為第二級可再生比較電路的輸入級，第二級可再生比較電路的輸入級將第一次比較結果傳遞給第二可再生電路，通過第二可再生電路進一步形成正反饋加速比較結果的產生，時鐘信號CK1為第一級可再生比較電路的時鐘信號；

該電路的具體結構為：

第九NMOS管MN9的柵極接時鐘信號CK1，第九NMOS管MN9的源極接地，第九NMOS管MN9的漏極接第一NMOS管MN1的源極和第二NMOS管MN2的源極；

第一NMOS管MN1的柵極接輸入信號V_in，第一NMOS管MN1的源極接第二NMOS管MN2的源極和第九NMOS管MN9的漏極，第一NMOS管MN1的漏極接第三NMOS管MN3的源極；

第二NMOS管MN2的柵極接輸入信號V_ip，第二NMOS管MN2的源極接第一NMOS管MN1的源極和第九NMOS管MN9的漏極，第二NMOS管MN2的漏極接第四NMOS管MN4的源極；

第三NMOS管MN3的柵極接第四NMOS管MN4的漏極、第一PMOS管MP1的柵極、第二PMOS管MP2的漏極、第四PMOS管MP4的漏極和第六NMOS管MN6的柵極，第三NMOS管MN3的源極接第一NMOS管MN1的漏極，第三NMOS管MN3的漏極接第四NMOS管MN4的柵極、第一PMOS管MP1的漏極、第二PMOS管MP2的柵極、第三PMOS管MP3的漏極和第五NMOS管MN5的柵極；

第四NMOS管MN4的柵極接第三NMOS管MN3的漏極、第一PMOS管MP1的漏極、第二PMOS管MP2的柵極、第三PMOS管MP3的漏極和第五NMOS管MN5的柵極，第四NMOS管MN4的源極接第二NMOS管MN2的漏極，第四NMOS管MN4的漏極接第三NMOS管MN3的柵極、第一PMOS管MP1的柵極、第二PMOS管MP2的漏極、第四PMOS管MP4的漏極和第六NMOS管MN6的柵極；

第一PMOS管MP1的柵極接第二PMOS管MP2的漏極、第四PMOS管MP4的漏極、第三NMOS管MN3的柵極、第四NMOS管MN4的漏極和第六NMOS管MN6的柵極，第一PMOS管MP1的源極接第二PMOS管MP2的源極、第三PMOS管MP3的源極、第四PMOS管MP4的源極和電源電壓VDD，第一PMOS管MP1的漏極接第二PMOS管MP2的柵極、第三PMOS管MP3的漏極、第三NMOS管MN3的漏極、第四NMOS管MN4的柵極和第五NMOS管MN5的柵極；

第二PMOS管MP2的柵極接第一PMOS管MP1的漏極、第三PMOS管MP3的漏極、第三NMOS管MN3的漏極、第四NMOS管MN4的柵極和第五NMOS管MN5的柵極，第二PMOS管MP2的源極接第一PMOS管MP1的源極、第三PMOS管MP3的源極、第四PMOS管MP4的源極和電源電壓VDD，第二PMOS管MP2的漏極接第一PMOS管MP1的柵極、第四PMOS管MP4的漏極、第三NMOS管MN3的柵極、第四NMOS管MN4的漏極和第六NMOS管MN6的柵極；

第三PMOS管MP3的柵極接時鐘信號CK1，第三PMOS管MP3的源極接第一PMOS管MP1的源極、第二PMOS管MP2的源極、第四PMOS管MP4的源極和電源電壓VDD，第三PMOS管MP3的漏極接第一PMOS管MP1的漏極、第二PMOS管MP2的柵極、第三NMOS管MN3的漏極、第四NMOS管MN4的柵極和第五NMOS管MN5的柵極；

第四PMOS管MP4的柵極接時鐘信號CK1，第四PMOS管MP4的源極接第一PMOS管MP1的源極、第二PMOS管MP2的源極、第三PMOS管MP3的源極和電源電壓VDD，第四PMOS管MP4的漏極接第一PMOS管MP1的柵極、第二PMOS管MP2的漏極、第三NMOS管MN3的柵極、第四NMOS管MN4的漏極和第六NMOS管MN6的柵極；

第五NMOS管MN5的柵極接第三NMOS管MN3的漏極、第四NMOS管MN4的柵極、第一PMOS管MP1的漏極、第二PMOS管MP2的柵極和第三PMOS管MP3的漏極，第五NMOS管MN5的源極接第六NMOS管MN6的源極、第七NMOS管MN7的源極、第八NMOS管MN8的源極和地，第五NMOS管MN5的漏極接第七NMOS管MN7的漏極、第八NMOS管MN8的柵極、第五PMOS管MP5的漏極、第六PMOS管MP6的柵極和輸出端OUTA；

第六NMOS管MN6的柵極接第一NMOS管MN1的柵極、第三NMOS管MN3的柵極、第四NMOS管MN4的漏極、第一PMOS管MP1的柵極、第二PMOS管MP2的漏極和第四NMOS管MN4的漏極，第六NMOS管MN6的源極接第五NMOS管MN5的源極、第七NMOS管MN7的源極、第八NMOS管MN8的源極和地，第六NMOS管MN6的漏極接第七NMOS管MN7的柵極、第八NMOS管MN8的漏極、第五PMOS管MP5的柵極、第六PMOS管MP6的漏極和輸出端OUTB；

第七NMOS管MN7的柵極接第六NMOS管MN6的漏極、第八NMOS管MN8的漏極、第五PMOS管MP5的柵極和第六PMOS管MP6的漏極，第七NMOS管MN7的源極接第五NMOS管MN5的源極、第六NMOS管MN6的源極和第八NMOS管MN8的源極，第七NMOS管MN7的漏極接第五NMOS管MN5的漏極、第八NMOS管MN8的漏極、第五PMOS管MP5的漏極和第六PMOS管MP6的柵極；

第八NMOS管MN8的柵接接第五NMOS管MN5的漏極、第七NMOS管MN7的漏極、第五PMOS管MP5的漏極和第六PMOS管MP6的柵極，第八NMOS管MN8的源極接第五NMOS管MN5的源極、第六NMOS管MN6的源極和第七NMOS管MN7的源極，第八NMOS管MN8的漏極接第六NMOS管MN6的漏極、第七NMOS管MN7的柵極、第五PMOS管MP5的柵極和第六PMOS管MP6的漏極；

第五PMOS管MP5的柵極接第六PMOS管MP6的漏極、第六NMOS管MN6的漏極、第七NMOS管MN7的柵極、第八NMOS管MN8的漏極，第五PMOS管MP5的源極接第六PMOS管MP6的源極和第七PMOS管MP7的漏極，第五PMOS管MP5的漏極接第六PMOS管MP6的柵極、第五NMOS管MN5的漏極、第七NMOS管MN7的漏極、第八NMOS管MN8的柵極；

第六PMOS管MP6的柵極接第五PMOS管MP5的漏極、第五NMOS管MN5的漏極、第七NMOS管MN7的漏極、第八NMOS管MN8的柵極，第六PMOS管MP6的源極接第五PMOS管MP5的源極和第七PMOS管MP7的漏極，第六PMOS管MP6的漏極接第五PMOS管MP5的柵極、第六NMOS管MN6的漏極、第七NMOS管MN7的柵極、第八NMOS管MN8的漏極；

第七PMOS管MP7的柵極接時鐘信號CK2，第七PMOS管MP7的源極接電源電壓VDD，第七PMOS管MP7的漏極接第五PMOS管MP5的源極和第六PMOS管MP6的源極；

輸出端OUTA接第七NMOS管MN7的漏極、第八NMOS管MN8的柵極、第五PMOS管MP5的漏極和第六PMOS管MP6的柵極，輸出端OUTB接第七NMOS管MN7的柵極、第八NMOS管MN8的漏極、第五PMOS管MP5的柵極和第六PMOS管MP6的漏極。