[發(fā)明專利]一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路

在審

• 申請(qǐng)?zhí)枺?/td>: 201610057874.X
• 申請(qǐng)日: 2016-01-28
• 公開（公告）號(hào): CN105680861A
• 公開（公告）日: 2016-06-15
• 發(fā)明（設(shè)計(jì)）人: 何曉強(qiáng);張瑜峰;王可珂;劉永超;程明;葛文義;安鴿
• 申請(qǐng)（專利權(quán)）人: 哈爾濱威克科技有限公司
• 主分類號(hào): H03M1/12
• 分類號(hào): H03M1/12;G06F13/42
• 代理公司: 哈爾濱龍科專利代理有限公司 23206
• 代理人: 高媛

1.一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，其組成包括：8通道模擬數(shù)字信號(hào)轉(zhuǎn)換器、電壓基準(zhǔn)源、主處理器FPGA、數(shù)據(jù)總線，其特征是：全局時(shí)序控制程序塊，所述的全局時(shí)序控制程序單向傳遞信號(hào)給A/D驅(qū)動(dòng)程序塊，所述的全局時(shí)序控制程序單向傳遞信號(hào)給模數(shù)轉(zhuǎn)換觸發(fā)，所述的全局時(shí)序控制程序單向傳遞信號(hào)給數(shù)據(jù)控制程序，所述的全局時(shí)序控制程序單向傳遞信號(hào)給FIFO存儲(chǔ)器與總線接口協(xié)議程序塊，所述的模數(shù)轉(zhuǎn)換觸發(fā)程序單向傳輸信號(hào)至所述的A/D驅(qū)動(dòng)程序塊，所述的數(shù)據(jù)控制程序單向傳輸信號(hào)至所述的FIFO存儲(chǔ)器，所述的FIFO存儲(chǔ)器與所述的總線接口協(xié)議程序塊雙向傳輸信號(hào)，所述的總線接口協(xié)議程序塊與所述的數(shù)據(jù)總線雙向傳輸信號(hào)，所述的數(shù)據(jù)總線與上位機(jī)雙向傳輸信號(hào)。

2.根據(jù)權(quán)利要求1所述的一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，其特征是：所述的主處理器FPGA將控制信號(hào)單向傳輸至模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ、模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅱ、模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅲ與模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅳ，所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ與所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅱ接收來自電壓基準(zhǔn)源Ⅰ的信號(hào)，所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅲ與所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅳ接收來自電壓基準(zhǔn)源Ⅱ的信號(hào)，所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ、所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅱ、所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅲ與所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅳ均接收前端模擬信號(hào)束的信號(hào)，所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ、所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅱ、所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅲ與所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅳ均單向傳遞數(shù)字信號(hào)至主處理器FPGA，所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ、所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅱ、所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅲ與所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅳ的內(nèi)部均包含內(nèi)置模擬輸入鉗位保護(hù)、二階抗混疊濾波器和跟蹤保持放大器。

3.根據(jù)權(quán)利要求2所述的一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，其特征是：所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ、所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅱ、所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅲ與所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅳ的元件與連接方式完全相同，所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳1、所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳37、所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳38與所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳48均并聯(lián)電容CA1、電容CA2、電容CA3與模擬電源AVCC；

所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳36連接電容CA4，所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳39連接電容CA5，所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳45與所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳44均連接電容CA6，所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳42并聯(lián)電容CA7且與所述電壓基準(zhǔn)源UV1管腳6；

所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳23并聯(lián)電容CA8與電源VDD3.3，所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳34連接電阻RA1，所述的模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ的管腳6連接排阻RS1的管腳3，所述的排阻RS1的管腳6接地，所述的模擬數(shù)字信號(hào)Ⅰ的管腳7連接排阻RS1的管腳2，所述的模擬數(shù)字信號(hào)Ⅰ的管腳8連接排阻RS1的管腳1，所述的排阻RS1的管腳7與所述的排阻RS1的管腳8均連接電源VDD3.3。

4.根據(jù)權(quán)利要求2所述的一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，其特征是：所述的電壓基準(zhǔn)源Ⅰ傳輸至模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅰ與模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅱ，所述的電壓基準(zhǔn)源Ⅱ傳輸至模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅲ與模擬數(shù)字信號(hào)轉(zhuǎn)換器Ⅳ，所述的電壓基準(zhǔn)源Ⅰ與所述的電壓基準(zhǔn)源Ⅱ的原件與連接完全相同，所述的電壓基準(zhǔn)源Ⅰ包括變壓器UV1，所述的變壓器UV1的管腳2并聯(lián)電容CV1與電容CV2的一端，所述的電容CV1與所述的電容CV2的另一端并聯(lián)所述的變壓器UV1的管腳4；所述的變壓器UV1的管腳6串聯(lián)電容CV3的一端，所述的電容CV3的另一端連接所述的變壓器UV1的管腳4。