[發明專利]一種基于改進部分積陣列的修正Booth編碼乘法器

有效

• 申請號: 201610046002.3
• 申請日: 2016-01-22
• 公開（公告）號: CN105739945B
• 公開（公告）日: 2018-10-16
• 發明（設計）人: 崔曉平;董文雯;王書敏;張柳
• 申請（專利權）人: 南京航空航天大學
• 主分類號: G06F7/53
• 分類號: G06F7/53
• 代理公司: 南京瑞弘專利商標事務所(普通合伙) 32249
• 代理人: 陳琛

本發明提出了一種用于改進部分積陣列數目的修正Booth乘法器的電路結構。該電路結構針對修正Booth編碼產生的部分積，將額外的一行糾錯字與第一行和最后一行部分積相加運算，以最短的路徑傳遞到最高位，消除了額外的一行糾錯字，減少了一級部分積壓縮，有效地提高了乘法器速度。

技術領域

本發明屬于數字集成電路領域,尤其涉及一種高速并行乘法器的設計。

背景技術

自20世紀，晶體三極管發明創造以來，微電子集成電路行業一直遵循摩爾定律以飛速發展。到21世紀，信息產業已成為衡量國家自主創新實力和綜合實力的標準。當集成電路的工藝逐漸成熟，深亞微米的工藝水平越來越高，如何實現尺寸更小，速度更快，功耗更低的微型處理器成為了研究學者的研究目標和研究方向。

乘法器作為數字信號處理、濾波器、處理器等器件中的非常重要運算部件，對處理器處理數據、圖像、語音等起著重要的作用。乘法器經常主宰系統的性能和功耗，提高處理器的性能并降低系統的功耗是多媒體和數字信號處理(DSP)研究設計中最重要的設計挑戰。高性能的微處理器通常結構復雜，其累加運算的實現速度決定其信號處理的速度。因此，設計高性能的乘法器算法能在硬件電路中實現高效高性能的處理速度。

在普通的n位乘法運算中，部分積由每一位乘數與被乘數相乘所得，這種簡單的乘法方式會產生n行部分積，隨著位數n的增加,乘法器的延時和面積也隨之增加。因此，研究如何減少部分積的數目和加快部分積的產生速度對優化乘法器的性能有著重要的意義。Booth所提出的Booth編碼思想開啟了乘法器部分積陣列產生模塊研究史的新紀元。而O.L.Mcsorley在基于原有Booth編碼思想上提出了修正Booth編碼算法(又稱為基-4Booth編碼)，該算法能將一個n位的權2字長的(n＝2ⁱ)并行乘法器的部分積的數目減少到原有部分積的一半,同時增加了一行額外的糾錯字。修正Booth編解碼電路不復雜且對乘法運算電路的速度和復雜度改進非常明顯，因此被用于高速乘法器的部分積產生電路的設計。在修正Booth編碼乘法器中，修正Booth編解碼電路所占的面積約為三分之一。因此修正Booth編解碼電路對乘法器的性能有著顯著的影響，對修正Booth編解碼器電路的進一步研究十分必要。

在部分積陣列產生電路中，操作數通過修正Booth編碼后能減少近一半的部分積數目，以16位的乘法器為例，部分積產生模塊共產生8個部分積和一行額外的糾錯字。修正Booth編碼運算當進行負號運算例如-A、-2A時，被乘數需要取反加一。取反可以在修正Booth編解碼電路中完成，而加一操作放到下一行部分積的尾端，而第8行部分積產生額外一行糾錯字，因此在部分積壓縮的操作中會增加一級壓縮。

發明內容

本發明針對Booth乘法器的部分積陣列，提出了基于改進部分積陣列的修正Booth編碼乘法器。改進的部分積陣列電路結構與普通的部分積陣列電路結構相比減少了額外的一行符號位糾錯字,可以減少一級部分積的壓縮達到降低乘法器延時的效果。

本發明的技術方案是：一種基于改進部分積陣列的修正Booth編碼乘法器，包括修正Booth編碼乘法器陣列電路結構和改進部分積陣列電路結構；設被乘數A＝a_n-1……a₀，乘數B＝b_n-1……b₀，S₀為第一行部分積的符號位，n為被乘數和乘數的位數；