[發(fā)明專利]一種基于FinFET器件的一位全加器

有效

• 申請?zhí)枺?/td>: 201610044597.9
• 申請日: 2016-01-22
• 公開（公告）號(hào): CN105720969B
• 公開（公告）日: 2018-08-14
• 發(fā)明（設(shè)計(jì)）人: 胡建平;張緒強(qiáng)
• 申請（專利權(quán)）人: 寧波大學(xué)
• 主分類號(hào): H03K19/20
• 分類號(hào): H03K19/20
• 代理公司: 寧波奧圣專利代理事務(wù)所(普通合伙) 33226
• 代理人: 方小惠

1.一種基于FinFET器件的一位全加器，包括求和輸出電路和進(jìn)位輸出電路，其特征在于所述的求和輸出電路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管和第十FinFET管，所述的第一FinFET管和所述的第六FinFET管均為P型FinFET管，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管均為N型FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管均為低閾值FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管均為高閾值FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管鰭的個(gè)數(shù)均為1，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管鰭的個(gè)數(shù)均為2；所述的進(jìn)位輸出電路包括第十一FinFET管、第十二FinFET管、第十三FinFET管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第十七FinFET管和第十八FinFET管，所述的第十一FinFET管和所述的第十五FinFET管均為P型FinFET管，所述的第十二FinFET管、所述的第十三FinFET管、所述的第十四FinFET管、所述的第十六FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均為N型FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均為低閾值FinFET管，所述的第十四FinFET管和所述的第十六FinFET管均為高閾值FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管鰭的個(gè)數(shù)均為1，所述的第十四FinFET管和所述的第十六FinFET管鰭的個(gè)數(shù)均為2；

所述的第一FinFET管的源極、所述的第六FinFET管的源極、所述的第十一FinFET管的源極和所述的第十五FinFET管的源極均接入電源，所述的第一FinFET管的漏極、所述的第二FinFET管的漏極、所述的第三FinFET管的漏極、所述的第六FinFET管的背柵和所述的第六FinFET管的前柵連接且其連接端為所述的一位全加器的和信號(hào)輸出端，所述的一位全加器的和信號(hào)輸出端用于輸出和信號(hào)，所述的第一FinFET管的前柵、所述的第一FinFET管的背柵、所述的第六FinFET管的漏極、所述的第七FinFET管的漏極和所述的第八FinFET管的漏極連接且其連接端為所述的一位全加器的反相和信號(hào)輸出端，所述的一位全加器的反相和信號(hào)輸出端用于輸出和信號(hào)的反相信號(hào)，所述的第二FinFET管的源極、所述的第四FinFET管的漏極、所述的第五FinFET管的漏極和所述的第七FinFET管的漏極連接，所述的第三FinFET管的源極、所述的第八FinFET管的源極、所述的第九FinFET管的漏極和所述的第十FinFET管的漏極連接，所述的第四FinFET管的源極、所述的第五FinFET管的源極、所述的第九FinFET管的源極、所述的第十FinFET管的源極、所述的第十三FinFET管的源極、所述的第十四FinFET管的源極、所述的第十六FinFET管的源極和所述的第十八FinFET管的源極均接地；所述的第三FinFET管的前柵、所述的第三FinFET管的背柵、所述的第七FinFET管的前柵、所述的第七FinFET管的背柵、所述的第十七FinFET管的背柵和所述的第十七FinFET管的前柵連接且其連接端為所述的一位全加器的低位進(jìn)位信號(hào)輸入端，所述的一位全加器的低位進(jìn)位信號(hào)輸入端用于輸入低一位的進(jìn)位信號(hào)，所述的第二FinFET管的前柵、所述的第二FinFET管的背柵、所述的第八FinFET管的背柵、所述的第八FinFET管的前柵、所述的第十二FinFET管的背柵和所述的第十二FinFET管的前柵連接且其連接端為所述的一位全加器的低位反相進(jìn)位信號(hào)輸入端，所述的一位全加器的低位反相進(jìn)位信號(hào)輸入端用于輸入低一位的進(jìn)位信號(hào)的反相信號(hào)；所述的第四FinFET管的背柵、所述的第十FinFET管的前柵、所述的第十六FinFET管的背柵和所述的第十八FinFET管的前柵連接且其連接端為所述的一位全加器的第一加數(shù)輸入端，所述的一位全加器的第一加數(shù)輸入端用于輸入第一加數(shù)，所述的第四FinFET管的前柵、所述的第九FinFET管的前柵、所述的第十六FinFET管的前柵和所述的第十八FinFET管的背柵連接且其連接端為所述的一位全加器的第二加數(shù)輸入端，所述的一位全加器的第二加數(shù)輸入端用于輸入第二加數(shù)，所述的第五FinFET管的前柵、所述的第九FinFET管的背柵、所述的第十三FinFET管的前柵和所述的第十四FinFET管的背柵連接且其連接端為所述的一位全加器的第一反相加數(shù)輸入端，所述的一位全加器的第一反相加數(shù)輸入端用于輸入第一加數(shù)的反相信號(hào)，所述的第五FinFET管的背柵、所述的第十FinFET管的背柵、所述的第十三FinFET管的背柵和所述的第十四FinFET管的前柵連接且其連接端為所述的一位全加器的第二反相加數(shù)輸入端，所述的一位全加器的第二反相加數(shù)輸入端用于輸入第二加數(shù)的反相信號(hào)，所述的第十一FinFET管的漏極、所述的第十二FinFET管的漏極、所述的第十四FinFET管的漏極、所述的第十五FinFET管的前柵和所述的第十五FinFET管的背柵連接且其連接端為所述的一位全加器的高位進(jìn)位信號(hào)輸出端，所述的一位全加器的高位進(jìn)位信號(hào)輸出端用于輸出高一位的進(jìn)位信號(hào)，所述的第十一FinFET管的前柵、所述的第十一FinFET管的背柵、所述的第十五FinFET管的漏極、所述的第十六FinFET管的漏極和所述的第十七FinFET管的漏極連接且其連接端為所述的一位全加器的高位反相進(jìn)位信號(hào)輸出端，所述的一位全加器的高位反相進(jìn)位信號(hào)輸出端用于輸出高一位的進(jìn)位信號(hào)的反相信號(hào)，所述的第十二FinFET管的源極和所述的第十三FinFET管的漏極連接，所述的第十七FinFET管的源極和所述的第十八FinFET管的漏極連接。

2.根據(jù)權(quán)利要求1所述的一種基于FinFET器件的一位全加器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管的閾值電壓均為0.1V，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管、所述的第十FinFET管、所述的第十四FinFET管和所述的第十六FinFET管的閾值電壓均為0.6V。