[發明專利]一種ESD版圖結構及靜電保護電路

在審

• 申請號: 201610042080.6
• 申請日: 2016-01-21
• 公開（公告）號: CN106992171A
• 公開（公告）日: 2017-07-28
• 發明（設計）人: 汪廣羊;顧力暉;孫貴鵬
• 申請（專利權）人: 無錫華潤上華半導體有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 高偉,馮永貞

技術領域

本發明涉及半導體領域，具體地，本發明涉及一種ESD版圖結構及靜電保護電路。

背景技術

隨著集成電路制造工藝水平進入集成電路線寬的深亞微米時代，CMOS工藝特征尺寸不斷縮小，晶體管對于高電壓和大電流的承受能力不斷降低，深亞微米CMOS集成電路更容易遭受到靜電沖擊而失效，從而造成產品的可靠性下降。

靜電在芯片的制造、封裝、測試和使用過程中無處不在，積累的靜電荷以幾安培或幾十安培的電流在納秒到微秒的時間里釋放，瞬間功率高達幾百千瓦，放電能量可達毫焦耳，對芯片的摧毀強度極大。所以芯片設計中靜電保護模塊的設計直接關系到芯片的功能穩定性，極為重要。

ESD是指靜電放電(Electrostatic Discharge，簡稱ESD)，因ESD產生的原因及其對集成電路放電的方式不同，靜電放電是在我們生活中普遍存在的自然現象，但靜電放電時在短時間內產生的大電流，會對集成電路產生致命的損傷，是集成電路生產應用中造成失效的重要問題。例如，對于發生在人體上的靜電放電現象(HBM)，通常發生在幾百個納秒內，最大的電流峰值可能達到幾個安培；而其他一些模式(MM，CDM)靜電放電發生的時間更短，電流也更大。如此大的電流在短時間內通過集成電路，產生的功耗會嚴重超過其所能承受的最大值，從而對集成電路產生嚴重的物理損傷并最終失效。

為了解決該問題，在實際應用中主要從環境和電路本身兩方面來解決。環境方面，主要是減少靜電的產生和及時消除靜電，例如應用不易產生靜電的材料、增加環境濕度、操作人員和設備接地等；而電路方面，主要是增加集成電路本身的靜電放電耐受能力，例如增加額外的靜電保護器件或者電路來保護集成電路內部電路不被靜電放電損害。

因此，需要對目前的所述ESD器件結構作進一步的改變，以解決上述多 種問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明為了克服目前存在的至少一個問題，提供了一種靜電保護電路，包括輸入端、接地端和GGNMOS，其特征在于，GGNMOS的襯底以及源極均連接至所述接地端，GGNMOS的漏極連接至所述輸入端；

所述保護電路還進一步包括二極管，所述二極管的負極連接至GGNMOS的柵極，所述二極管的正極連接至所述接地端。

可選地，所述輸入端包括焊盤，所述焊盤與保護電路相連接。

可選地，所述焊盤選用金屬材料。

本發明還提供了一種ESD版圖結構，包括：

半導體襯底；

若干柵極結構，位于所述半導體襯底上，所述柵極結構的第一端具有第一類型摻雜，所述柵極結構的第二端具有第二類型摻雜，

若干源極和若干漏極，位于所述柵極結構兩側的所述半導體襯底中，具有第一類型摻雜；

其中，所述柵極結構的第二端、所述半導體襯底和所述源極均連接至接地端，所述漏極連接至輸入端。

可選地，所述柵極結構的第二端與所述源極的摻雜區域至少部分重疊。

可選地，在所述柵極結構的第二端與所述源極的摻雜區域的重疊部分設置有接觸孔，以將所述源極和所述柵極結構的第二端連接至所述接地端。

可選地，所述源極和所述漏極呈叉指形結構，所述源極和所述漏極的叉指相互隔離交叉設置，所述柵極結構位于所述源極和所述漏極的叉指之間。

可選地，所述源極和所述漏極的叉指上還設置有接觸孔陣列。

可選地，所述ESD版圖結構還包括焊盤，所述焊盤與保護電路相連接。

可選地，所述焊盤選用金屬材料。

本發明為了解決現有技術中存在的問題，提供了一種ESD版圖結構， 柵極接地NMOS管(gate-grounded NMOS，GGNMOS)的觸發電壓高，本發明通過改變版圖畫法就可以通過柵極驅動NMOS(Gate Driven NMOS，GDNMOS)實現柵極電阻NMOS(Gate Resistance，GRNMOS)的低觸發電壓，而且不增加芯片的占用面積。特別是可以在客戶芯片(chip)上的版圖修改，省時省面積，同樣道理對于PMOS也適用。所述ESD結構提升MOS ESD保護能力的方法，在不增加成本的前提下，實現降低觸發電壓的作用。

本發明的優點是：在靜電防護方面具有廣泛的應用；可以降低觸發電壓；不增加制造成本。