[發(fā)明專利]一種流水可重構(gòu)的單精度浮點FFT/IFFT協(xié)處理器

在審

• 申請?zhí)枺?/td>: 201610035677.8
• 申請日: 2016-01-19
• 公開（公告）號: CN105718423A
• 公開（公告）日: 2016-06-29
• 發(fā)明（設(shè)計）人: 李兆麟;王明羽
• 申請（專利權(quán)）人: 清華大學(xué)
• 主分類號: G06F17/14
• 分類號: G06F17/14;G06F7/57
• 代理公司: 北京清亦華知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11201
• 代理人: 張大威

技術(shù)領(lǐng)域

本發(fā)明涉及單精度浮點FFT/IFFT處理器，具體涉及一種流水可重構(gòu)的單精度浮點FFT/IFFT協(xié)處理器。

背景技術(shù)

在科學(xué)計算、高精度圖像應(yīng)用等領(lǐng)域中，浮點運算因具有超高的動態(tài)范圍和良好的計算精度得到了廣泛的應(yīng)用?？焖俑道锶~變換(FFT)及其逆變換(IFFT)作為科學(xué)計算、圖像應(yīng)用領(lǐng)域中常用的算法之一，實現(xiàn)浮點FFT/IFFT算法十分必要。然而，文獻表明，現(xiàn)有的浮點FFT/IFFT的實現(xiàn)一般基于數(shù)字信號處理器(DSP)和現(xiàn)場可編程邏輯門陣列(FPGA)。這兩種實現(xiàn)方式在功耗和處理速度方面具有明顯的缺陷。

發(fā)明內(nèi)容

本發(fā)明旨在至少解決上述技術(shù)問題之一。

為此，本發(fā)明的目的在于提出一種流水可重構(gòu)的單精度浮點FFT/IFFT協(xié)處理器。

為了實現(xiàn)上述目的，本發(fā)明的第一方面的實施例公開了一種流水可重構(gòu)的單精度浮點FFT/IFFT協(xié)處理器，包括：復(fù)位信號輸入端，用于接收外部的復(fù)位信號；時鐘信號輸入端，用于接收外部的時鐘信號；配置信息輸入端，用于接收外部的配置信息輸入；狀態(tài)和異常輸出端，用于監(jiān)控可重構(gòu)浮點FFT/IFFT運算電路模塊的內(nèi)部狀態(tài)和輸出異常信息；輸入數(shù)據(jù)存儲模塊，用于對輸入數(shù)據(jù)分塊整理；可重構(gòu)浮點FFT/IFFT運算電路模塊；用于根據(jù)接收的所述配置信息完成相應(yīng)的浮點FFT/IFFT運算；以及輸出數(shù)據(jù)存儲模塊，用于暫存所述浮點FFT/IFFT運算后輸出數(shù)據(jù)。

根據(jù)本發(fā)明實施例的一種流水可重構(gòu)的單精度浮點FFT/IFFT協(xié)處理器，具有以下優(yōu)點：相比于定點數(shù)據(jù)，浮點數(shù)據(jù)表示法支持的數(shù)據(jù)動態(tài)范圍更大，能夠提供更高的計算精度，且本發(fā)明完全兼容IEEE754單精度浮點數(shù)標(biāo)準(zhǔn)；具有較大的靈活性，可重構(gòu)浮點FFT/IFFT協(xié)處理器可以實現(xiàn)不同點數(shù)的配置，支持16點，64點，256點，1024點的FFT/IFFT運算。

另外，根據(jù)本發(fā)明上述實施例的一種流水可重構(gòu)的單精度浮點FFT/IFFT協(xié)處理器，還可以具有如下附加的技術(shù)特征：

進一步地，所述輸入數(shù)據(jù)存儲模塊進一步包括：四路并行的輸入數(shù)據(jù)通路，用于產(chǎn)生四路并行的地址讀取輸入數(shù)據(jù)。

進一步地，所述輸出數(shù)據(jù)存儲模塊進一步包括：單端口RAM，用于暫存輸出數(shù)據(jù)；以及輸出地址控制模塊，用于實現(xiàn)根據(jù)所述輸出數(shù)據(jù)順序暫存輸出數(shù)據(jù)。

進一步地，所述可重構(gòu)單精度浮點FFT/IFFT運算電路模塊多組功能單元，所述多組功能單元依次連接，每組所述功能單元包括：基4蝶形運算單元，用于計算浮點基4的蝶形運算；級間旋轉(zhuǎn)因子乘法器，用于實現(xiàn)旋轉(zhuǎn)因子復(fù)數(shù)乘法運算；旋轉(zhuǎn)因子存儲器，用于存儲所述不同級聯(lián)的蝶形運算單元相應(yīng)的單精度浮點旋轉(zhuǎn)因子；部分共享乒乓緩存單元，用于緩存不同級聯(lián)的蝶形運算單元之間的中間數(shù)據(jù)；以及級間多路選擇控制模塊，用于根據(jù)所述配置信息啟動相應(yīng)的所述基4蝶形運算單元、所述部分共享乒乓緩存單元、所述級間旋轉(zhuǎn)因子乘法器和所述旋轉(zhuǎn)因子存儲器，產(chǎn)生相應(yīng)的門控時鐘信號，將所有旁路的時鐘關(guān)閉。

進一步地，所述基4蝶形運算單元進一步包括：兩個融合的可重構(gòu)4輸入浮點加法單元，分別用于計算基4蝶形運算的實部和虛部。

進一步地，所述部分共享乒乓緩存單元進一步包括：輸入多路選擇器，用于根據(jù)所述配置信息選擇相應(yīng)的數(shù)據(jù)通道讀取上一級蝶形運算的輸出數(shù)據(jù)；FIFO緩存單元，用于對所述上一級蝶形運算的輸出數(shù)據(jù)進行存儲；輸出多路選擇器，用于根據(jù)所述配置信息選擇相應(yīng)的數(shù)據(jù)通道依次傳遞給本級的基4蝶形運算單元；以及控制狀態(tài)機，用于對所述輸入多路選擇器和所述輸出多路選擇器提供控制信號。

進一步地，所述旋轉(zhuǎn)因子存儲器進一步包括：地址選擇模塊，用于根據(jù)所述配置信息產(chǎn)生相應(yīng)的數(shù)據(jù)地址，讀取相應(yīng)的單精度浮點旋轉(zhuǎn)因子。

進一步地，所述級間旋轉(zhuǎn)因子乘法器進一步包括：融合的浮點二維點積運算單元，用于計算浮點復(fù)數(shù)旋轉(zhuǎn)因子復(fù)數(shù)乘法。

本發(fā)明的附加方面和優(yōu)點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實踐了解到。

附圖說明

本發(fā)明的上述和/或附加的方面和優(yōu)點從結(jié)合下面附圖對實施例的描述中將變得明顯和容易理解，其中：

圖1為本發(fā)明一個實施例的協(xié)處理器的結(jié)構(gòu)框圖；

圖2為本發(fā)明一個實施例的可重構(gòu)浮點FFT/IFFT運算電路結(jié)構(gòu)示意圖；

圖3為本發(fā)明一個實施例的可重構(gòu)的基4蝶形運算單元結(jié)構(gòu)示意圖；

圖4為本發(fā)明一個實施例的部分共享乒乓緩存單元結(jié)構(gòu)示意圖；