[發明專利]一種應用于靶場測試的加速度記錄裝置

有效

• 申請號: 201610032669.8
• 申請日: 2016-01-18
• 公開（公告）號: CN105716479B
• 公開（公告）日: 2017-10-13
• 發明（設計）人: 李冬;宋俊志;彭樹生;吳禮
• 申請（專利權）人: 南京理工大學
• 主分類號: G01P15/00
• 分類號: G01P15/00;F42B35/02
• 代理公司: 南京理工大學專利中心32203
• 代理人: 馬魯晉

1.一種應用于靶場測試的加速度記錄裝置，其特征在于，包括加速度傳感模塊、A/D轉換模塊、FPGA信號處理模塊、USB數據傳輸模塊、Flash數據存儲模塊和供電模塊；

所述加速度傳感模塊輸出端與A/D轉換模塊的輸入端相連，A/D轉換模塊的輸出端與FPGA信號處理模塊的信號輸入端相連，FPGA信號處理模塊的一個輸出端與A/D轉換模塊的控制信號輸入端相連，FPGA信號處理模塊的另一個輸出端與USB數據傳輸模塊的輸入端相連，FPGA信號處理模塊的第三輸出端與Flash數據存儲模塊的輸入端相連，Flash數據存儲模塊的輸出端與FPGA信號處理模塊的信號輸入端相連，USB數據傳輸模塊的輸出端與外部計算機相連；供電模塊為上述各模塊供電；

加速度傳感模塊完成加速度信號到電信號的轉換；A/D轉換模塊完成加速度對應的電信號到數字信號的轉換；FPGA信號處理模塊用于控制A/D轉換模塊的工作模式，并完成數字信號的處理，同時對數據存儲方式進行選擇，確定數據存入Flash數據存儲模塊還是通過USB數據傳輸模塊將數據發送到計算機；Flash數據存儲模塊則完成數據的存儲功能；USB數據傳輸模塊完成加速度記錄裝置與計算機之間的數據傳輸；

所述A/D轉換模塊包括芯片MAX1309(U9)，芯片MAX1309(U9)的4腳、5腳、7腳、8腳作為A/D轉換模塊的信號輸入端，連接加速度傳感模塊的輸出端；芯片MAX1309(U9)的40腳、41腳、42腳、43腳、44腳、45腳、46腳作為A/D轉換模塊的控制信號輸入端，連接到FPGA信號處理模塊的控制信號輸出端；芯片MAX1309(U9)的26腳、27腳、28腳、29腳、30腳、31腳、32腳、33腳、34腳、35腳、36腳、37腳作為A/D轉換模塊的信號輸出端，連接到FPGA信號處理模塊的信號輸入端；

所述的Flash數據存儲模塊包括芯片MT29F2G08(U3)，芯片MT29F2G08(U3)的8腳、16腳、17腳、18腳連接到FPGA信號處理模塊的控制信號輸出端，芯片MT29F2G08(U3)的29腳、30腳、31腳、32腳、41腳、42腳、43腳、44腳一方面作為Flash數據存儲模塊的信號輸入端口，連接到FPGA信號處理模塊的數據輸出端；另一方面作為Flash數據存儲模塊的信號輸出端口，連接到FPGA信號處理模塊的數據輸入端；

所述FPGA信號處理模塊采用的核心處理芯片為XC3S500E系列芯片；

所述供電模塊中，第一電容(C1)和第四電容(C4)并聯，一端連接第一兩芯插頭(P1)的1腳和芯片7809的Vin腳，另一端連接到地；第二電容(C2)和第五電容(C5)并聯，一端連接到芯片7809的Vout腳和芯片7805的Vin腳，另一端連接到地；第三電容(C3)和第六電容(C6)并聯，一端連接到芯片7805的Vout腳，另一端連接到地；第十一電容(C11)和第十三電容(C13)并聯，一端連接到芯片AMS1117-3.3的3腳(IN)，另一端連接到地；第十二電容(C12)和第十四電容(C14)并聯，一端連接到芯片AMS1117-3.3的2腳(OUT)、4腳(OUT)，另一端連接到地；第七電容(C7)和第九電容(C9)并聯，一端連接到芯片AMS1117-2.5的3腳(IN)，另一端連接到地；第八電容(C8)和第十電容(C10)并聯，一端連接到芯片AMS1117-2.5的2腳(OUT)、4腳(OUT)，另一端連接到地；第十五電容(C15)和第十七電容(C17)并聯，一端連接到芯片NCP5661(U1)的1腳(ENABLE)、2腳(VIN)，另一端連接到地；第十六電容(C16)和第十八電容(C18)并聯，一端連接到芯片NCP5661(U1)的4腳(VOUT)，另一端連接到地，芯片NCP5661(U1)的5腳(ERROR)連接第一電阻(R1)，第一電阻(R1)的另一端連接到+5V；第十九電容(C19)一端連接到芯片79L05(U2)的2腳(VIN)，另一端連接到地；第二十電容(C20)和第二十一電容(C21)并聯，一端連接到芯片79L05(U2)的3腳(VOUT)，另一端連接到地；芯片ICL7660(U3)的2腳(CAP+)和4腳(CAP-)間連接第二十四電容(C24)，第二十二電容(C22)和第二十三電容(C23)并聯，一端連接到芯片ICL7660(U3)的8腳(V+)，另一端連接到地；第二十五電容(C25)和第二十六電容(C26)并聯，一端連接到芯片ICL7660(U3)的5腳(VOUT)，另一端連接到地；第三十電容(C30)和第三十一電容(C31)并聯，一端連接到+1.2V，另一端連接到地；

輸入電壓信號連接到第一兩芯插頭(P1)的1腳，第一兩芯插頭(P1)的2腳接地；第一兩芯插頭(P1)的1腳連接到芯片7809的Vin腳，芯片7809的Vout腳連接到芯片7805的Vin腳和芯片ICL7660(U3)的8腳(V+)，芯片7805的Vout腳分別連接到芯片AMS1117-3.3、芯片AMS1117-2.5、芯片NCP5661(U1)、第二六芯插頭(P2)的3腳(IN)、1腳(ENABLE)和2腳(VIN)，芯片ICL7660(U3)的5腳(VOUT)連接到芯片79L05(U2)的2腳(VIN)，芯片79L05(U2)的3腳(VOUT)連接到第二六芯插頭(P2)的6腳，芯片AMS1117-3.3的2腳(OUT)和4腳(OUT)連接到第二六芯插頭(P2)的3腳，芯片AMS1117-2.5的2腳(OUT)和4腳(OUT)連接到第二六芯插頭(P2)的4腳，芯片NCP5661(U1)的4腳(VOUT)連接到第二六芯插頭(P2)的5腳；

所述USB數據傳輸模塊中，芯片24LC128(U7)的1腳(A0)、8腳(VCC)連接+3.3V，芯片24LC128(U7)2腳(A1)、3腳(A2)、4腳(VSS)、7腳(WP)連接到地，芯片24LC128(U7)的5腳(SDA)通過第十四電阻與芯片CY7C68013A(U6)相連，芯片24LC128(U7)的6腳(SCL)與芯片CY7C68013A(U6)相連；芯片CY7C68013A(U6)的6腳(VCC)、10腳(AVCC)、14腳(AVCC)、18腳(VCC)、24腳(VCC)、34腳(VCC)、39腳(VCC)、50腳(VCC)連接到+3.3V，4腳(GND)、7腳(GND)、13腳(AGND)、17腳(AGND)、19腳(GND)、21腳(RESERVED)、33腳(GND)、35腳(GND)、48腳(GND)連接到地，22腳(SCL)、23腳(SDA)、51腳(WAKEUP)分別通過第十九電阻(R19)、第十八電阻(R18)、第二十電阻(R20)連接到+3.3V，11腳(XTALIN)和12腳(XTALOUT)之間連接晶振(Y1)，同時分別通過第三電容(C3)和第四電容(C4)連接到地。