[發明專利]電子封裝件及其制法與基板結構

有效

• 申請號: 201610030803.0
• 申請日: 2016-01-18
• 公開（公告）號: CN106935563B
• 公開（公告）日: 2019-06-18
• 發明（設計）人: 蔣靜雯;王信智;施智元;陳仕卿
• 申請（專利權）人: 矽品精密工業股份有限公司
• 主分類號: H01L23/488
• 分類號: H01L23/488;H01L23/492;H01L21/50
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

一種電子封裝件及其制法與基板結構，基板結構，包括：具有相對的第一表面與第二表面的基板本體、以及設于該第一表面上并電性連接該基板本體的多個導電柱，以通過該些導電柱取代現有導電硅穿孔，因而大幅降低制作成本。

技術領域

本發明有關一種電子封裝件，尤指一種節省制作成本的電子封裝件及其制法與基板結構。

背景技術

隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用于芯片封裝領域的技術，例如芯片尺寸構裝(Chip Scale Package，簡稱CSP)、芯片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多芯片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組、或將芯片立體堆迭化整合為三維積體電路(3D IC)芯片堆迭技術等。

圖1A至圖1F為現有3D芯片堆迭的電子封裝件1的制法的剖面示意圖。

如圖1A所示，提供一具有相對的轉接側10b與置晶側10a的硅板體10，且該硅板體10的置晶側10a上形成有多個開孔100。

如圖1B所示，將絕緣材102與導電材(如銅材)填入該些開孔100中以形成導電硅穿孔(Through-silicon via，簡稱TSV)101。接著，于該置晶側10a上形成一電性連接該導電硅穿孔101的線路重布結構(Redistribution layer，簡稱RDL)。

具體地，該線路重布結構的制法，包括形成一介電層11于該置晶側10a上，再形成一線路層12于該介電層11上，且該線路層12形成有位于該介電層11中并電性連接該導電硅穿孔101的多個導電盲孔120，之后形成一絕緣保護層13于該介電層11與該線路層12上，且該絕緣保護層13外露部分該線路層12，最后結合多個如焊錫凸塊的第一導電元件14于該線路層12的外露表面上。

如圖1C所示，一暫時性載具40(如玻璃)以膠材400結合于該置晶側10a的絕緣保護層13上，再研磨該轉接側10b的部分材質，使該些導電硅穿孔101的端面外露于該轉接側10b’。

具體地，于研磨制造方法中，該硅板體10未研磨前的厚度h約700至750um(如圖1B所示)，而研磨后的厚度h’為100um(如圖1C所示)，且一般制造方法會先以機械研磨方式使該硅板體10的厚度剩下102至105um，再以化學機械研磨(Chemical-MechanicalPolishing，簡稱CMP)方式研磨至100um。

此外，該膠材400的厚度t為50um，因而于制造方法時會受限于該膠材400的總厚度變動(total thickness variation，簡稱TTV)，若TTV過大(約為10um)，如圖1C’所示，該硅板體10于左右側會發生高低傾斜，導致該硅板體10于研磨時會有碎裂風險(crack risk)，且于研磨后，往往僅部分該導電硅穿孔101露出，而部分該導電硅穿孔101沒有露出。

又，因薄化該硅板體10有所限制(研磨后的厚度h’為100um)，故該導電硅穿孔101會有一定的深度d(約100um)，使該導電硅穿孔101的深寬比受限為100um/10um(即深度d為100um，寬度w為10um)。

另外，若欲使該導電硅穿孔101的深度僅為10um，將因制造方法成本過高而無法量產。具體地，因該膠材400的TTV約為10um，使研磨(機械研磨與CMP)該硅板體10的厚度h’只能磨薄至剩下100um，而后續需通過濕蝕刻(wet etch)移除該硅板體10的厚度h”約90um之多，才能使該導電硅穿孔101露出，但是若采用濕蝕刻制造方法，其蝕刻制造方法時間冗長，導致需極多蝕刻藥液且提高制作成本。