[發明專利]襯底處理裝置及半導體器件的制造方法

有效

• 申請號: 201610025245.9
• 申請日: 2016-01-14
• 公開（公告）號: CN106024564B
• 公開（公告）日: 2018-03-30
• 發明（設計）人: 西堂周平
• 申請（專利權）人: 株式會社日立國際電氣
• 主分類號: H01J37/32
• 分類號: H01J37/32;H01L21/02
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 楊宏軍,李文嶼

技術領域

本發明涉及襯底處理裝置及半導體器件的制造方法。

背景技術

近年來，閃存等半導體器件有高集成化的趨勢。隨之，圖案尺寸顯著微型化。在形成這些圖案時，作為制造工序的一個工序，有時實施對襯底進行氧化處理、氮化處理等規定處理的工序。在這些處理中，使用處于等離子體狀態的氣體。

發明內容

伴隨著微型化，更加要求上述圖案在襯底面內均勻形成，然而，存在向襯底面內不均勻地供給等離子體的情況。這種情況下，難以在襯底面內形成均勻的膜。

本發明鑒于上述課題，目的在于提供在襯底面內形成均勻的膜的技術。

本發明的一方案提供如下技術，其具有：

襯底載置部，對襯底進行載置；

腔蓋，與所述襯底載置部的至少一部分相對，并且在中央具有氣體供給通路；

氣體供給結構，與所述氣體供給通路連通；

反應氣體供給部，與所述氣體供給結構連接，具有等離子體生成部；

管(tube)，設置于所述氣體供給結構內及所述氣體供給通路內，與所述反應氣體供給部連通；

氣體供給部，與所述氣體供給結構連接，向所述管的外周側、所述氣體供給結構內側供給氣體。

根據本發明，能夠提供在襯底面內形成均勻的膜的技術。

附圖說明

[圖1]表示本發明的第一實施方式的襯底處理裝置的圖。

[圖2]圖1的A－A’線的截面圖。

[圖3]表示本實施方式的襯底處理工序的流程圖。

[圖4]表示圖3的成膜工序的詳情的流程圖。

[圖5]表示成膜工序中的閥動作等的圖。

[圖6](a)是表示氣體分散通道231b內的、沿著腔蓋組裝體結構的壁及管261的氣體的流速的圖。(b)是圖6(a)的a－a′截面圖。(c)是圖6(a)的b－b′截面圖。

[圖7]用于表示管的下端的上限位置的圖。

[圖8]用于表示管的下端的下限位置的圖。

[圖9]用于說明管的前端的形狀的另一形態的圖。

[圖10]用于說明管的前端的形狀的又一形態的圖。

[圖11]用于說明圖5的成膜工序的變形例的圖。

[圖12]用于說明管的前端的形狀的比較例的圖。

符號說明

100···襯底處理裝置

200···晶片(襯底)

201···反應區

202···反應容器

203···搬送空間

212···襯托器

231···腔蓋組裝體(腔蓋部)

261···管

具體實施方式

(第一實施方式)

以下，說明本發明的第一實施方式。

＜裝置構成＞

將本實施方式的襯底處理裝置100的構成示于圖1。如圖1所示，襯底處理裝置100以單片式襯底處理裝置的形式構成。

(處理容器)

如圖1所示，襯底處理裝置100包括處理容器202。處理容器202構成為例如橫截面為圓形、扁平的密閉容器。此外，處理容器202例如由鋁(Al)、不銹鋼(SUS)等金屬材料構成。在處理容器202內形成有：反應區201(反應室)，對作為襯底的硅晶片等晶片200進行處理；和搬送空間203，在將晶片200搬送至反應區201時供晶片200通過。處理容器202由上部容器202a和下部容器202b構成。

在下部容器202b的側面設置有與閘閥205相鄰的襯底搬入搬出口206，晶片200經由襯底搬入搬出口206在下部容器202b與未圖示的搬送室之間移動。在下部容器202b的底部設置有多個提升銷207。

在反應區201內設置有作為襯底載置部(載置晶片200)的襯托器212。襯托器212主要具有載置晶片200的載置面211和內置于襯托器212的作為加熱源的加熱器213。在襯托器212上與提升銷207相對應的位置，分別設置有供提升銷207貫通的貫通孔214。

襯托器212由軸217支承。軸217貫通處理容器202的底部，進一步在處理容器202的外部與升降機構218連接。通過使升降機構218工作而使軸217及襯托器212升降，從而能夠使載置在襯底載置面211上的晶片200升降。需要說明的是，軸217下端部的周圍由波紋管219覆蓋，處理容器202內保持氣密。