[發明專利]溝槽柵功率器件的制造方法

有效

• 申請號: 201610024758.8
• 申請日: 2016-01-15
• 公開（公告）號: CN105529273B
• 公開（公告）日: 2018-08-21
• 發明（設計）人: 汪瑩萍;繆進征
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/423
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種溝槽柵功率器件的制造方法，包括步驟：在硅襯底表面形成硬質掩模層并定義出柵極形成區域；對硅襯底進行刻蝕形成溝槽；淀積第一介質層；淀積第一多晶硅層將溝槽完全填充；進行多晶硅回刻將溝槽外部的第一多晶硅層去除；采用自對準刻蝕工藝將溝槽頂部的第一介質層去除；在溝槽的頂部區域內部表面形成柵介質層；淀積第二多晶硅層將溝槽的頂部區域完全填充；進行多晶硅回刻并回刻后的第一和二多晶硅層疊加形成多晶硅柵；進行體區注入在硅襯底表面形成體區。本發明能降低器件的柵電荷，擴展器件的應用范圍，且不需新增光罩，成本較低。

技術領域

本發明涉及一種半導體集成電路制造方法，特別是涉及一種溝槽柵功率器件的制造方法。

背景技術

如圖1A至圖1F所示，是現有溝槽柵功率器件的制造方法各步驟中的器件結構示意圖；包括如下步驟：

步驟一、如圖1A所示，在硅襯底101上淀積硬質掩模層102。

如圖1B所示，采用光刻工藝定義出柵極形成區域，采用刻蝕工藝將所述柵極形成區域外的所述硬質掩模層102去除。

步驟二、如圖1B所示，以刻蝕后的所述硬質掩模層102為掩模對所述硅襯底101進行刻蝕形成溝槽103。

步驟三、如圖1C所示，淀積柵介質層如柵氧化層104。

步驟四、如圖1C所示，淀積多晶硅柵105。

步驟五、如圖1D所示，進行多晶硅回刻將位于所述溝槽103外部的所述多晶硅柵105去除。

步驟六、如圖1E所示，進行體區注入在所述硅襯底表面形成體區106，體區106一般由阱區組成，或者稱為基區。被所述多晶硅柵105側面覆蓋的所述體區106表面用于形成溝道。

步驟七、如圖1E所示，進行重摻雜的源注入在所述體區106表面形成源區107。

步驟十二、如圖1E所示，在所述硅襯底正面形成層間膜108。

如圖1F所示，形成接觸孔109和正面金屬層110，對所述正面金屬層110進行光刻刻蝕形成源極和柵極，所述源極通過接觸孔109和所述源區107接觸，所述柵極通過接觸孔109和所述多晶硅柵105接觸。

步驟十三、對所述硅襯底101背面進行減薄并形成重摻雜的漏區，在所述漏區的背面形成背面金屬層作為漏極。

由上面描述可知，現有方法中溝槽103的底部和側壁位置處所述多晶硅柵105都是通過柵介質層104和硅襯底101中的硅隔離。也即柵介質層104在溝槽103的內部表面各位置處的厚度均一。而為了降低器件的閾值電壓，需要減少柵介質層104的厚度；而當柵介質層104的厚度減少后，多晶硅柵105和底部的硅之間隔離的柵介質層104的厚度也會隨之減少，多晶硅柵105和底部的硅之間柵介質層104的厚度的減少會使得柵電荷(Qg)增加，降低器件的性能。其中柵電荷為使MOSFET的柵極電壓開啟到一定電壓而需要從柵極輸入的電荷量；柵電荷越低，器件的性能越好。而現有方法中采用厚度均勻的柵介質層104，使得閾值電壓和柵電荷之間對柵介質層104的厚度要求互相矛盾，限制了器件的應用范圍。

發明內容

本發明所要解決的技術問題是提供一種溝槽柵功率器件的制造方法，能降低器件的柵電荷，擴展器件的應用范圍。

為解決上述技術問題，本發明提供的溝槽柵功率器件的制造方法包括如下步驟：

步驟一、提供一硅襯底，在所述硅襯底表面形成硬質掩模層，采用光刻工藝定義出柵極形成區域，采用刻蝕工藝將所述柵極形成區域外的所述硬質掩模層去除。

步驟二、以刻蝕后的所述硬質掩模層為掩模對所述硅襯底進行刻蝕形成溝槽。

步驟三、淀積第一介質層，所述第一介質層覆蓋在所述溝槽的底部表面和側面。