[發明專利]SRAM編譯器的內部時鐘電路

有效

• 申請號: 201610024752.0
• 申請日: 2016-01-15
• 公開（公告）號: CN105702282B
• 公開（公告）日: 2018-10-26
• 發明（設計）人: 錢一駿
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

1.一種SRAM編譯器的內部時鐘電路，其特征在于，包括：內部時鐘產生器、內部時鐘驅動器、預置延時電路和位線控制器；

所述內部時鐘產生器用于產生脈沖式的內部時鐘輸入信號；

所述內部時鐘驅動器的輸入端連接所述內部時鐘輸入信號，輸出端輸出內部時鐘信號；

所述內部時鐘產生器的時鐘輸入端連接外部時鐘信號并在所述外部時鐘信號的控制下形成所述內部時鐘輸入信號的上升沿；

所述預置延時電路包括一個以上，所述內部時鐘輸入信號通過選定的所述預置延時電路后輸入到所述位線控制器，所述位線控制器輸出字線信號到SRAM的存儲陣列的字線上；所述字線信號為所述內部時鐘輸入信號的延時信號；當所述預置延時電路的個數大于1時，各所述預置延時電路的延時大小不同，所述字線信號相對于所述內部時鐘輸入信號的字線延時大小由所選定的所述預置延時電路確定，SRAM編譯器根據所述SRAM的存儲陣列的大小選擇對應的所述預置延時電路，延時大的所述預置延時電路對應于大的所述存儲陣列、延時小的所述預置延時電路對應于小的所述存儲陣列；

所述字線信號的上升沿產生后所述SRAM的存儲陣列的位線開始進行放電，所述位線放電結束后所述位線控制器形成于復位脈沖信號，所述復位脈沖信號輸入到所述內部時鐘產生器形成所述內部時鐘輸入信號的下降沿，所述內部時鐘輸入信號的脈沖寬度為所述字線延時、所述位線放電時間和所述內部時鐘輸入信號的下降沿相對于所述復位脈沖信號的延時的和。

2.如權利要求1所述的SRAM編譯器的內部時鐘電路，其特征在于：所述延時最小的所述預置延時電路直接由金屬線形成；大于最小延時的所述預置延時電路由多級緩沖器連接形成，延時為各級所述緩沖器的延時的和。

3.如權利要求2所述的SRAM編譯器的內部時鐘電路，其特征在于：所述SRAM的存儲陣列的大小為字線位數小于64位的小容量時選擇由金屬線形成的所述預置延時電路；所述SRAM的存儲陣列的大小為字線位數大于等于64位的大容量時選擇由多級緩沖器連接形成的所述預置延時電路。