[發明專利]一種半導體器件及其制造方法

有效

• 申請號: 201610020744.9
• 申請日: 2016-01-13
• 公開（公告）號: CN106971979B
• 公開（公告）日: 2019-12-24
• 發明（設計）人: 黃河;李海艇;朱繼光
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯集成電路(寧波)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 11336 北京市磐華律師事務所
• 代理人: 董巍;高偉

1.一種半導體器件的制造方法，其特征在于，所述方法包括：

步驟S1：提供器件襯底，在所述器件襯底的正面上形成多層III-V族半導體膜層，其包括依次形成III-V族半導體第一緩沖層、III-V族半導體第一阻擋層、III-V族半導體溝道層、III-V族半導體第二阻擋層、III-V族半導體器件層；

步驟S2：在所述器件襯底的正面所述多層III-V族半導體膜層中形成前端器件，以及形成覆蓋所述前端器件的后端器件層；

步驟S3：提供處理襯底，在所述處理襯底的正面形成鍵合層；

步驟S4：將所述處理襯底的正面與所述器件襯底的正面相鍵合，并對所述器件襯底的背面進行減薄處理，以去除所有的所述器件襯底；

步驟S5：去除所述III-V族半導體第一緩沖層和所述III-V族半導體第一阻擋層，以暴露所述III-V族半導體溝道層。

2.根據權利要求1所述的制造方法，其特征在于，在所述步驟S5之后，還包括以下步驟：

步驟S6：在暴露的所述III-V族半導體溝道層上形成介電層；

步驟S7：形成貫穿所述介電層并與所述后端器件層中的互連結構相連接的通孔；

步驟S8：在所述介電層上形成焊盤，以及覆蓋所述介電層但暴露出所述焊盤的打線區的鈍化層。

3.根據權利要求1所述的制造方法，其特征在于，在所述步驟S2中，所述前端器件包括貫穿所述III-V族半導體器件層和所述III-V族半導體第二阻擋層的柵極溝槽，形成于柵極溝槽側壁和底部的高k介電層，以及填充所述柵極溝槽并高于所述III-V族半導體器件層暴露的表面的柵極，以及位于所述柵極兩側的所述III-V族半導體器件層中的源極和漏極。

4.根據權利要求1所述的制造方法，其特征在于，在所述步驟S2中，形成所述前端器件前，還包括在所述多層III-V族半導體膜層中形成淺溝槽隔離結構的步驟。

5.根據權利要求1所述的制造方法，其特征在于，在所述步驟S2中，還包括在所述后端器件層上形成氧化物層的步驟。

6.一種半導體器件的制造方法，其特征在于，所述方法包括：

步驟A1：提供器件襯底，在所述器件襯底的正面形成定義有NMOS區域圖案的硬掩膜層，以所述硬掩膜層為掩膜刻蝕部分所述器件襯底形成溝槽；

步驟A2：在所述溝槽中形成多層III-V族半導體膜層，其包括依次形成III-V族半導體第一緩沖層、III-V族半導體第一阻擋層、III-V族半導體溝道層、III-V族半導體第二阻擋層、III-V族半導體器件層；

步驟A3：去除所述硬掩膜層；

步驟A4：在所述器件襯底中形成若干淺溝槽隔離結構，并在所述器件襯底的正面形成前端器件，以及形成覆蓋所述前端器件的后端器件層，其中，所述前端器件包括形成于所述多層III-V族半導體膜層中的NMOS以及位于所述NMOS的一側形成于所述器件襯底正面的PMOS；

步驟A5：提供處理襯底，在所述處理襯底的正面形成鍵合層；

步驟A6：將所述處理襯底的正面與所述器件襯底的正面相鍵合，并對所述器件襯底的背面進行減薄處理，停止于所述III-V族半導體第一緩沖層中；

步驟A7：去除所述III-V族半導體第一緩沖層和所述III-V族半導體第一阻擋層；

步驟A8：對所述器件襯底的背面進行化學機械研磨，直到暴露所述淺溝槽隔離結構。

7.根據權利要求6所述的制造方法，其特征在于，在所述步驟A8之后，還包括步驟：

步驟A9：形成覆蓋暴露的所述III-V族半導體溝道層、所述淺溝槽隔離結構和所述器件襯底的背面的介電層；

步驟A10：形成貫穿所述介電層以及所述淺溝槽隔離結構并與所述后端器件層中的互連結構相連接的通孔；

步驟A11：在所述介電層上形成焊盤，以及覆蓋所述介電層但暴露出所述焊盤的打線區的鈍化層。