[發(fā)明專(zhuān)利]基于可重復(fù)配置單元的FPGA局部互聯(lián)資源自動(dòng)化測(cè)試方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201610017611.6
• 申請(qǐng)日: 2016-01-12
• 公開(kāi)（公告）號(hào): CN105677525B
• 公開(kāi)（公告）日: 2019-05-03
• 發(fā)明（設(shè)計(jì)）人: 來(lái)金梅;楊震;王健;楊萌
• 申請(qǐng)（專(zhuān)利權(quán)）人: 復(fù)旦大學(xué)
• 主分類(lèi)號(hào): G06F11/22
• 分類(lèi)號(hào): G06F11/22
• 代理公司: 上海正旦專(zhuān)利代理有限公司 31200
• 代理人: 陸飛;盛志范

1.一種基于可重復(fù)配置單元的FPGA局部互聯(lián)資源自動(dòng)化測(cè)試方法，其特征在于具體步驟為：

首先，將局部互聯(lián)與周?chē)倪壿嬰娐方M合到一起，構(gòu)建成可重復(fù)的配置單元；

然后，將這些單元的上級(jí)輸出作為下級(jí)的輸入，依次首位相連，重復(fù)至整個(gè)FPGA陣列；

所述可重復(fù)的配置單元的構(gòu)建方法如下：

對(duì)于CLB和局部互聯(lián)組成的重復(fù)配置單元，將CLB中的查找表配置成異或的邏輯運(yùn)算形式，使得其輸出信號(hào)與輸入信號(hào)完全相同，將多個(gè)重復(fù)單元依次串聯(lián)起來(lái)；

對(duì)于DSP和局部互聯(lián)組成的重復(fù)配置單元，將DSP配置成乘累加的運(yùn)算形式，使得上一級(jí)的運(yùn)算輸出結(jié)果作為下一級(jí)的運(yùn)算輸入數(shù)據(jù)；

對(duì)于BRAM和局部互聯(lián)組成的重復(fù)配置單元，將BRAM配置成只讀的ROM工作模式，使得ROM的輸出結(jié)果作為下一級(jí)ROM的地址信號(hào)；

對(duì)于IOB和局部互聯(lián)組成的重復(fù)配置單元，將IOB配置成串并轉(zhuǎn)換的工作模式，如此類(lèi)推；

當(dāng)所有重復(fù)配置單元模版構(gòu)建好后，將這些模版的上級(jí)輸出作為搜索測(cè)試路徑的起點(diǎn)，下級(jí)輸入作為搜索路徑的終點(diǎn)，利用自動(dòng)化算法遍歷所有的測(cè)試路徑組合，確保覆蓋到所有的局部互聯(lián)資源；

這里，CLB、DSP、BRAM、IOB為FPGA中的基本的電路邏輯單元，CLB是可編程邏輯單元，BRAM是塊RAM，DSP是數(shù)字信號(hào)處理器，IOB是輸入輸出單元。

2.根據(jù)權(quán)利要求1所述的測(cè)試方法，其特征在于所述自動(dòng)化算法的具體過(guò)程是：依次選擇某一個(gè)輸出端口，將連接到此輸出端口的所有開(kāi)關(guān)和線網(wǎng)都測(cè)試一遍；然后選擇下一個(gè)輸出端口，重復(fù)上述過(guò)程，直至所有的輸出端口都被測(cè)試過(guò)。

3.根據(jù)權(quán)利要求2所述的測(cè)試方法，其特征在于在最后的輸出端對(duì)比輸出信號(hào)與預(yù)期結(jié)果，判斷FPGA內(nèi)部的局部互聯(lián)是否存在故障。