[發(fā)明專利]一種具有納米尺度薄膜界面的肖特基能障半導(dǎo)體元件

在審

• 申請?zhí)枺?/td>: 201610015385.8
• 申請日: 2016-01-11
• 公開（公告）號: CN106960872A
• 公開（公告）日: 2017-07-18
• 發(fā)明（設(shè)計(jì)）人: 花長煌;邵耀亭
• 申請（專利權(quán)）人: 穩(wěn)懋半導(dǎo)體股份有限公司
• 主分類號: H01L29/47
• 分類號: H01L29/47;H01L29/778;H01L29/78;H01L29/872;B82Y40/00
• 代理公司: 北京同立鈞成知識產(chǎn)權(quán)代理有限公司11205
• 代理人: 馬雯雯,臧建明

技術(shù)領(lǐng)域

本發(fā)明涉及一種具有納米尺度薄膜界面的肖特基能障半導(dǎo)體元件，可減少界面缺陷，以改善肖特基能障半導(dǎo)體元件的特性。

背景技術(shù)

高電子遷移率場效晶體管(High Electron Mobility Transistor，HEMT)因其在高功率以及高頻等應(yīng)用上的表現(xiàn)極具潛力而備受矚目。然而，高電子遷移率場效晶體管一直存在著像是漏電流(Leakage Current)、柵極金屬擴(kuò)散(Gate Metal Diffusion)、柵極延遲現(xiàn)象(Gate-lag Phenomenon)以及漏極延遲現(xiàn)象(Drain-lag Phenomenon)等問題，使其在應(yīng)用上有所限制。一般而言，具有肖特基接面的金屬-半導(dǎo)體場效晶體管(Metal-Semiconductor Field Effect Transistor，MESFET)也普遍存在著上述這些問題。請參閱圖4，其為現(xiàn)有技術(shù)的金屬-半導(dǎo)體場效晶體管的剖面示意圖。金屬-半導(dǎo)體場效晶體管4的結(jié)構(gòu)包括一基板40、一肖特基能障層41、一柵極42、一漏極43、一源極44以及一介電層45。肖特基能障層41形成于基板40之上。柵極42形成于肖特基能障層41之上，且柵極42與肖特基能障層41相接觸(為肖特基接觸Schottky Contact)而形成一肖特基接面(Schottky Junction)。其中在形成柵極42之前，通常會(huì)先在肖特基能障層41之上形成介電層45，然后再將介電層45蝕刻出一凹槽，而于該凹槽之內(nèi)及四周形成柵極42，且柵極42于該凹槽的底部與肖特基能障層41相接觸而形成肖特基接面。漏極43以及源極44分別形成于柵極42的兩側(cè)的肖特基能障層41之上，且漏極43以及源極44分別與肖特基能障層41形成歐姆接觸(Ohmic Contact)。當(dāng)對金屬-半導(dǎo)體場效晶體管4的柵極42施加一脈沖電壓時(shí)，一漏極電流隨即被開啟，然而卻只有開啟一部分(部分開啟的電流大小為I_g0)，而后隨著時(shí)間漏極電流會(huì)逐漸地慢慢變化，直至呈現(xiàn)穩(wěn)定狀態(tài)的漏極電流(穩(wěn)定狀態(tài)的電流大小為I_gs)，此一現(xiàn)象稱為柵極延遲現(xiàn)象(Gate-lag Effect)。而柵極延遲率(或稱柵極延遲Gate-lag)則定義為(I_gs-I_g0)/I_gs*100％。柵極延遲率越高表示柵極延遲現(xiàn)象越嚴(yán)重。柵極延遲會(huì)影響到一些特定的數(shù)字電路以及高精度的模擬電路的效能。例如，當(dāng)脈沖通過一連串的反向器(Inverter)，嚴(yán)重的柵極延遲會(huì)使得脈沖寬度變窄，甚至最后脈沖寬度會(huì)窄到變成0，而造成這一連串的反向器功能失常。產(chǎn)生柵極延遲現(xiàn)象的最主要的因素是源自于肖特基能障層41的界面缺陷(Interface Trap，或稱表面缺陷Surface Trap)，包含了柵極42與肖特基能障層41相接觸而形成的肖特基接面的界面缺陷以及介于柵極42及漏極43之間的肖特基能障層41的界面缺陷；而介于源極44及柵極42之間的肖特基能障層41的界面缺陷也會(huì)影響柵極延遲現(xiàn)象。當(dāng)漏極電流一被開啟時(shí)，肖特基能障層41的界面缺陷隨即將通過的載子局限住，需經(jīng)過一段時(shí)間這些載子才能逐漸地跳脫肖特基能障層41的界面缺陷的局限，因而產(chǎn)生柵極延遲現(xiàn)象。

相似地，當(dāng)對金屬-半導(dǎo)體場效晶體管4的漏極43施加一脈沖電壓時(shí)，漏極電流隨即被開啟，然而卻只有開啟一部分(部分開啟的電流大小為I_d0)，而后隨著時(shí)間漏極電流會(huì)逐漸地慢慢變化，直至呈現(xiàn)穩(wěn)定狀態(tài)的漏極電流(穩(wěn)定狀態(tài)的電流大小為I_ds)，此一現(xiàn)象稱為漏極延遲現(xiàn)象(Drain-lag Effect)。而漏極延遲率(或稱漏極延遲Drain-lag)則定義為(I_ds-I_d0)/I_ds*100％。漏極延遲現(xiàn)象產(chǎn)生的因素主要來自于基板40以及肖特基能障層41的缺陷，包含了晶片或磊晶時(shí)的缺陷、雜質(zhì)以及摻雜分布不均勻等等。其中也包括肖特基能障層41所包含的次結(jié)構(gòu)中的缺陷，例如一肖特基障礙次層(圖中未顯示)、一通道次層(圖中未顯示)以及一緩沖次層(圖中未顯示)。而其中肖特基能障層41的界面缺陷也會(huì)影響漏極延遲現(xiàn)象。

金屬-半導(dǎo)體場效晶體管4的漏電流現(xiàn)象主要包括柵極漏電流(Gate Leakage Current)。漏極電流很容易由柵極42與肖特基能障層41間的肖特基接面漏出，此為柵極漏電流。金屬-半導(dǎo)體場效晶體管4的漏電流現(xiàn)象也包括漏極漏電流(Drain Leakage Current)。