[發明專利]一種GOA單元及其驅動方法、GOA電路、顯示裝置有效
| 申請號: | 201610010049.4 | 申請日: | 2016-01-07 |
| 公開(公告)號: | CN105469736B | 公開(公告)日: | 2018-03-23 |
| 發明(設計)人: | 繆應蒙;高玉杰 | 申請(專利權)人: | 京東方科技集團股份有限公司;北京京東方顯示技術有限公司 |
| 主分類號: | G09G3/20 | 分類號: | G09G3/20 |
| 代理公司: | 北京中博世達專利商標代理有限公司11274 | 代理人: | 申健 |
| 地址: | 100015 *** | 國省代碼: | 北京;11 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 goa 單元 及其 驅動 方法 電路 顯示裝置 | ||
技術領域
本發明涉及顯示技術領域,尤其涉及一種陣列基板行驅動(英文:Gate driver On Array,簡稱:GOA)單元及其驅動方法、GOA電路、顯示裝置
背景技術
隨著電子技術的發展,GOA電路越來越廣泛的應用于顯示設備,提高GOA電路的輸出信號的可靠性變得越來越重要。
目前普遍采用一對周期相等、相位相反的時鐘信號CLK和CLKB分別進行GOA單元的輸出和輸出控制。具體的,參照圖1所示,當PU點高電平且CLK高電平時,GOA單元輸出CLK的時鐘信號,當CLKB高電平且PU低電平時,PD點電壓被拉高,T9、T10導通,PU點通過T9連接VSS,Output通過T10連接VSS。即當PU低電平且CLKB高電平時,CLKB能夠拉高PD點電壓,進而通過導通T9、T10分別對PU點和Output進行放電,降低Output的輸出噪聲。而Output的輸出噪聲主要是在CLK的輸出電壓的變化時產生的,且由于CLKB與CLK周期相等、相位相反,所以CLKB無法降低CLK的電壓變化時產生的輸出噪聲,尤其當T12溝道較大時,Output的輸出噪聲很大,輸出信號的可靠性低,極容易發生多行輸出,導致顯示設備黑屏。
發明內容
本發明的實施例提供一種GOA單元及其驅動方法、GOA電路、顯示裝置,用于降低或消除GOA單元的輸出噪聲。
為達到上述目的,本發明的實施例采用如下技術方案:
第一方面,提供一種GOA單元,包括:輸入模塊、第一控制模塊、第二控制模塊、第三控制模塊、復位模塊、輸出模塊和儲能模塊;
所述輸入模塊連接輸入信號端和第一節點,用于在所述輸入信號端的輸入信號的控制下將所述第一節點的電壓與所述輸入信號端的電壓拉齊;
所述第一控制模塊連接所述第一節點、第一電平端、第二節點、第一時鐘信號端和第二時鐘信號端,用于在所述第一時鐘信號端的第一時鐘信號、所述第二時鐘信號端的第二時鐘信號以及所述第一節點的電壓的控制下將所述第二節點的電壓與所述第一電平端或所述第一時鐘信號端或所述第二時鐘信號端的電壓拉齊;
所述第二控制模塊連接第三時鐘信號端、輸出信號端和所述第一電平端,用于在所述第三時鐘信號端的第三時鐘信號的控制下將所述輸出信號端的電壓與所述第一電平端的電壓拉齊;
所述第三控制模塊連接所述第一節點、所述第二節點、所述第一電平端和所述輸出信號端,用于在所述第二節點的電壓的控制下將所述第一節點和所述輸出信號端的電壓與所述第一電平端的電壓拉齊;
所述復位模塊連接所述第一電平端、所述第一節點、所述輸出信號端和復位信號端,用于在所述復位信號端的復位信號的控制下將所述第一節點和所述輸出信號端的電壓與所述第一電平端的電壓拉齊;
所述輸出模塊連接第四時鐘信號端、所述輸出信號端和所述第一節點,用于在所述第一節點的電壓的控制下將所述第四時鐘信號端的第四時鐘信號在所述輸出信號端輸出;
儲能模塊連接所述第一節點和所述輸出信號端,用于存儲所述第一節點的電壓,以及使所述第一節點的電壓與所述輸出信號端的電壓發生等電壓變化。
可選的,所述輸入模塊包括:第一晶體管;
所述第一晶體管的第一端連接所述輸入信號端,所述第一晶體管的第二端連接所述第一節點,所述第一晶體管的柵極連接所述輸入信號端。
可選的,所述第一控制模塊包括:第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管和第七晶體管;
所述第二晶體管的第一端連接所述第一時鐘信號端,所述第二晶體管的第二端連接所述第三晶體管的柵極,所述第二晶體管的柵極連接所述第一時鐘信號端;
所述第三晶體管的第一端連接所述第一時鐘信號端,所述第三晶體管的第二端連接所述第二節點,所述第三晶體管的柵極連接所述第四晶體管的第一端;
所述第四晶體管的第一端連接所述第五晶體管的第二端,所述第四晶體管的第二端連接所述第一電平端,所述第四晶體管的柵極連接所述第一節點;
所述第五晶體管的第一端連接所述第二時鐘信號端,所述第五晶體管的第二端連接所述第六晶體管的柵極,所述第五晶體管的柵極連接所述第二時鐘信號端;
所述第六晶體管的第一端連接所述第二時鐘信號端,所述第六晶體管的第二端連接所述第二節點;
所述第七晶體管的第一端連接所述第二節點,所述第七晶體管的第二端連接所述第一電平端;所述第七晶體管的柵極連接所述第一節點。
可選的,所述第二控制模塊包括:第八晶體管;
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