[發(fā)明專利]像素驅(qū)動電路、顯示基板和顯示裝置

有效

• 申請?zhí)枺?/td>: 201610006936.4
• 申請日: 2016-01-05
• 公開（公告）號: CN105405388B
• 公開（公告）日: 2018-03-09
• 發(fā)明（設計）人: 張小祥;馮玉春;劉明懸;郭會斌
• 申請（專利權）人: 京東方科技集團股份有限公司;北京京東方顯示技術有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20
• 代理公司: 北京風雅頌專利代理有限公司11403
• 代理人: 李弘

技術領域

本發(fā)明涉及顯示技術領域，具體而言，涉及一種像素驅(qū)動電路、一種顯示基板和一種顯示裝置。

背景技術

GOA(Gate on Array)技術可以有效提高像素驅(qū)動電路的集成度，其中一種像素驅(qū)動電路通過信號輸出晶體管輸出時鐘信號，該信號輸出晶體管的源極連接時鐘信號端，當柵極輸入高電平時，能夠通過漏極將時鐘信號導出。也即在正常工作狀態(tài)下，當信號輸出晶體管的柵極輸入高電平時，可將信號輸出晶體管開啟，從而將時鐘信號由漏極輸出。

但是在信號輸出晶體管的柵極輸入低電平時，由于像素驅(qū)動電路中耦合電容的存在，時鐘信號端的高電平信號會對信號輸出晶體管的柵極造成影響，在信號輸出晶體管的柵極形成耦合電壓。特別是在高溫工作條件下，信號輸出晶體管的Vth(閾值電壓)會發(fā)生漂移，使得信號輸出晶體管在柵極電壓較小時即可開啟，導致信號輸出晶體管的柵極受到時鐘信號高電平的影響更嚴重，從而在信號輸出晶體管的柵極輸如低電平的階段，出現(xiàn)高溫AD(Abnormal Display，顯示不良)。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術問題是，降低時鐘信號端高電平產(chǎn)生的耦合電壓對信號輸出晶體管的影響。

為此目的，本發(fā)明提出了一種像素驅(qū)動電路，包括：

信號輸出晶體管和其他晶體管，所述信號輸出晶體管源極的寬度小于所述其他晶體管源極的寬度，所述信號輸出晶體管漏極的寬度大于所述其他晶體管漏極的寬度。

優(yōu)選地，所述信號輸出晶體管包括N個子晶體管，第n個子晶體管漏極的一端與第n-1個子晶體管漏極相連，另一端與第n+1個子晶體管漏極相連，1<n<N。

優(yōu)選地，所述N個子晶體管中至少一個子晶體管的源極寬度小于所述其他晶體管的源極寬度，漏極的寬度大于所述其他晶體管漏極的寬度。

優(yōu)選地，所述N個子晶體管中每個子晶體管的源極寬度小于所述其他晶體管的源極寬度，漏極的寬度大于所述其他晶體管漏極的寬度。

優(yōu)選地，所述信號輸出晶體管的寬度和其他晶體管的寬度相等，所述信號輸出晶體管的長度與其他晶體管的長度相等。

優(yōu)選地，所述信號輸出晶體管的源極寬度比所述其他晶體管的源極寬度小0.3至0.5微米。

優(yōu)選地，所述信號輸出晶體管漏極的寬度比所述其他晶體管漏極的寬度大0.3至0.5微米。

優(yōu)選地，上述電路還包括：第一信號輸入端、第二信號輸入端、第一時鐘輸入端、第二時鐘輸入端、重置輸入端以及輸出端，

第一晶體管，柵極和源極連接至第一信號輸入端，漏極連接至所述信號輸出晶體管的柵極；

第二晶體管，柵極連接至第二時鐘輸入端，源極連接至第一信號輸入端，漏極連接至所述信號輸出晶體管的柵極；

第三晶體管，柵極和源極連接至第二時鐘輸入端，漏極連接至第七晶體管的源極；

第四晶體管，柵極連接至第三晶體管的漏極，源極連接至第二時鐘輸入端，漏極連接至第八晶體管的源極；

第五晶體管，柵極連接至重置輸入端，源極連接至所述信號輸出晶體管的柵極，漏極連接至第二信號輸入端；

第六晶體管，柵極連接至第八晶體管的源極，源極連接至所述信號輸出晶體管的柵極，柵極連接至第二信號輸入端；

第七晶體管，柵極連接至所述信號輸出晶體管的柵極，漏極連接至第二信號輸入端；

第八晶體管，柵極連接至所述信號輸出晶體管的柵極，漏極連接至第二信號輸入端；

第九晶體管，柵極連接至第二時鐘輸入端，源極連接至輸出端，漏極連接至第二信號輸入端；

第十晶體管，柵極連接至第八晶體管的源極，源極連接至輸出端，漏極連接至第二信號輸入端；

第十一晶體管，柵極連接至重置信號端，源極連接至輸出端，漏極連接至第二信號輸入端；

第一時鐘輸入端連接至所述信號輸出晶體管的源極。

本發(fā)明還提出一種顯示基板，包括上述任一項所述的像素驅(qū)動電路。

本發(fā)明還提出了一種顯示裝置，包括上述顯示基板。

根據(jù)上述技術方案，通過縮小信號輸出晶體管的源極寬度，可以降低源極與柵極的正對面積，從而降低信號輸出晶體管的柵源電容Cgs。另一方面通過增大信號輸出晶體管的漏極寬度，從而提高信號輸出晶體管的柵漏電容Cgd，進而使得耦合電壓降低。避免了在信號輸出晶體管的柵極產(chǎn)生較大的耦合電壓，改善了信號輸出晶體管的高溫AD問題。

附圖說明