[發(fā)明專利]子采樣鎖相環(huán)

有效

• 申請(qǐng)?zhí)枺?/td>: 201580074786.4
• 申請(qǐng)日: 2015-01-28
• 公開(kāi)（公告）號(hào): CN107210747B
• 公開(kāi)（公告）日: 2020-04-28
• 發(fā)明（設(shè)計(jì)）人: 安德魯斯·雅各布松
• 申請(qǐng)（專利權(quán)）人: 華為技術(shù)有限公司
• 主分類號(hào): H03L7/087
• 分類號(hào): H03L7/087;H03L7/089;H03L7/091
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

本發(fā)明描述一種子采樣鎖相環(huán)(100)，所述子采樣鎖相環(huán)包括數(shù)字?時(shí)間轉(zhuǎn)換器(102)、采樣器模塊(104)、內(nèi)插器(106)和壓控振蕩器(108)。所述數(shù)字?時(shí)間轉(zhuǎn)換器(102)用于提供第一時(shí)間點(diǎn)t₁處的第一延遲信號(hào)S_DLY1以及第二時(shí)間點(diǎn)t₂處的第二延遲信號(hào)S_DLY2。所述采樣器模塊(104)用于提供所述第一時(shí)間點(diǎn)t₁處的振蕩器輸出信號(hào)S_OUT的第一樣本S₁以及所述第二時(shí)間點(diǎn)t₂處的所述振蕩器輸出信號(hào)S_OUT的第二樣本S₂。所述內(nèi)插器(106)用于通過(guò)內(nèi)插所述第一樣本S₁和所述第二樣本S₂來(lái)提供采樣器信號(hào)S_SAMPL。所述壓控振蕩器(108)用于基于所述采樣器信號(hào)S_SAMPL控制所述振蕩器輸出信號(hào)S_OUT。

技術(shù)領(lǐng)域

本發(fā)明涉及一種子采樣鎖相環(huán)。此外，本發(fā)明還涉及一種對(duì)應(yīng)方法和一種計(jì)算機(jī)程序。

背景技術(shù)

鎖相環(huán)(phase-locked loop，PLL)是射頻(radio frequency，RF)和毫米波(millimetre-wave，MW)無(wú)線發(fā)射機(jī)以及測(cè)試儀器和時(shí)鐘產(chǎn)生器中的重要部件。PLL產(chǎn)生頻率是基準(zhǔn)頻率N倍的信號(hào)。PLL的一個(gè)重要品質(zhì)因數(shù)是在相位噪聲和偽內(nèi)容中定量的頻譜純度。在過(guò)去幾十年內(nèi)已呈現(xiàn)若干PLL架構(gòu)。關(guān)于相位噪聲最佳執(zhí)行PLL中的一個(gè)是子采樣PLL。

子采樣PLL(sub-sampling PLL，SS-PLL)是反饋系統(tǒng)，具有周期為T(mén)的輸入?yún)⒖紩r(shí)鐘、采樣器、前向環(huán)路功能和壓控振蕩器(voltage controlled oscillator，VCO)。假設(shè)想要的頻率是基準(zhǔn)頻率的整數(shù)N倍，即，每第N個(gè)VCO過(guò)零點(diǎn)將與正基準(zhǔn)邊一致。在每一倍基準(zhǔn)周期T處，VCO的正弦輸出應(yīng)過(guò)零。VCO頻率中的小誤差引導(dǎo)電壓誤差。通過(guò)采樣器捕獲此誤差電壓。

采樣器的輸出通常用于控制由兩個(gè)電流源組成的電荷泵，一個(gè)電流源具有固定電流并且一個(gè)電流源具有可以調(diào)制的電流。電流源在短脈沖期間同時(shí)連接到輸出端。電荷泵的輸出電流通常集成且由環(huán)路濾波器進(jìn)行濾波，并且隨后控制VCO的輸出頻率。

如果VCO的輸出頻率偏低，采樣器將在較低電壓下在其循環(huán)中對(duì)早期的VCO正弦波進(jìn)行采樣。這樣會(huì)增加電荷泵的凈輸出電流。低通濾波器(Low Pass Filter，)LPF輸出電壓增加并且VCO頻率增加。如果VCO頻率過(guò)高，發(fā)生相反的情況。此反饋環(huán)路將VCO頻率保持在所需的基準(zhǔn)頻率倍數(shù)處。

由于采樣器可以捕獲任何VCO邊緣，所以子采樣PLL具有小的鎖定范圍。為了避免此情況，典型的SS-PLL具有額外的粗鎖環(huán)。SS-PLL環(huán)附有從常規(guī)解決方案已知的并行傳統(tǒng)PLL環(huán)。

上述SS-PLL限于整數(shù)N操作?？梢酝ㄟ^(guò)在參考輸入路徑中引入可控制數(shù)字-時(shí)間轉(zhuǎn)換器(digital-to-time converter，DTC)來(lái)實(shí)施分?jǐn)?shù)N子采樣PLL(fractional-N sub-sampling PLL，SSF-PLL)。SSF-PLL隱含的原理是延遲正基準(zhǔn)邊，使得所述正基準(zhǔn)邊與VCO輸出的(理想)過(guò)零點(diǎn)一致。當(dāng)所述延遲是多于一個(gè)VCO周期時(shí)，替代地對(duì)前一個(gè)VCO過(guò)零點(diǎn)進(jìn)行采樣。這樣會(huì)引起參考時(shí)鐘的鋸齒形延遲。

DTC的延遲設(shè)定在t_D的倍數(shù)中。在大多數(shù)情況下，理想的VCO過(guò)零點(diǎn)將不與此延遲一致。這樣會(huì)在采樣后的電壓上引起所謂的量化誤差。采樣后的電壓將過(guò)低或過(guò)高。

DTC的受限分辨率在采樣器的輸出端處引入電壓誤差。這將引入PLL輸出的頻譜降級(jí)。歸因于DTC延遲的確定性斜坡?tīng)钚螤?，降?jí)將主要呈雜散音的形式。因此，增加分辨率是最重要的。

發(fā)明內(nèi)容