[發(fā)明專利]采用薄膜晶體管的三維集成電路在審
| 申請(qǐng)?zhí)枺?/td> | 201580070428.6 | 申請(qǐng)日： | 2015-12-23 |
| 公開(kāi)（公告）號(hào)： | CN107112049A | 公開(kāi)（公告）日： | 2017-08-29 |
| 發(fā)明（設(shè)計(jì)）人： | T·A·阿甘;J·J·盧皮諾 | 申請(qǐng)（專利權(quán)）人： | 3B技術(shù)公司 |
| 主分類號(hào)： | G11C13/00 | 分類號(hào)： | G11C13/00;H01L45/00 |
| 代理公司： | 北京市路盛律師事務(wù)所11326 | 代理人： | 王桂玲,劉世杰 |
| 地址： | 美國(guó)明*** | 國(guó)省代碼： | 暫無(wú)信息 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 采用 薄膜晶體管 三維集成電路 | ||
1.一種集成電路裝置，其包括：
存儲(chǔ)器陣列，其布置成矩陣并且包括多個(gè)并行的第一導(dǎo)線，在多個(gè)交叉區(qū)域處與所述第一導(dǎo)線重疊的多個(gè)并行的第二導(dǎo)線，多個(gè)存儲(chǔ)器單元，每個(gè)存儲(chǔ)器單元設(shè)置在導(dǎo)線的交叉區(qū)域處，在第一端子處電耦合到第一導(dǎo)線中的一個(gè)以及在第二端子處電耦合到第二導(dǎo)線中的一個(gè)，并且包括可控電阻；
其中第一導(dǎo)線或第二導(dǎo)線中的每個(gè)導(dǎo)線或第一導(dǎo)線和第二導(dǎo)線兩者電耦合到至少一個(gè)薄膜晶體管；以及
其中所述晶體管基本上位于存儲(chǔ)器陣列的上方或下方。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述存儲(chǔ)器陣列是RRAM、MRAM或PCRAM陣列。
3.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述存儲(chǔ)器陣列是微處理器、微控制器、FPGA、GPU、PLD、ASIC、ASSP、DSP或其它集成電路的嵌入式存儲(chǔ)器。
4.根據(jù)權(quán)利要求1所述的裝置，其特征在于，雙向選擇開(kāi)關(guān)位于每個(gè)存儲(chǔ)器單元和所述導(dǎo)線之一之間。
5.根據(jù)權(quán)利要求1所述的集成電路裝置，還包括：
在垂直方向上彼此分離的至少兩個(gè)存儲(chǔ)器陣列，每個(gè)存儲(chǔ)器陣列布置成矩陣并且包括多個(gè)并行的第一導(dǎo)線，在多個(gè)交叉區(qū)域處與所述第一導(dǎo)線重疊的多個(gè)并行的第二導(dǎo)線，多個(gè)存儲(chǔ)器單元，每個(gè)存儲(chǔ)器單元設(shè)置在導(dǎo)線的交叉區(qū)域處，在第一端子處電耦合到第一導(dǎo)線中的一個(gè)以及在第二端子處電耦合到第二導(dǎo)線中的一個(gè)，并且包括可控電阻；
其中第一導(dǎo)線或第二導(dǎo)線中的每個(gè)導(dǎo)線或第一導(dǎo)線和第二導(dǎo)線兩者電耦合到至少一個(gè)薄膜晶體管；以及
其中所述晶體管基本上位于存儲(chǔ)器陣列的上方或下方。
6.根據(jù)權(quán)利要求5所述的裝置，其特征在于，存儲(chǔ)器陣列是電阻隨機(jī)存取存儲(chǔ)器陣列。
7.根據(jù)權(quán)利要求5所述的裝置，其特征在于，存儲(chǔ)器陣列是微處理器、微控制器、FPGA、GPU、PLD、ASIC、ASSP、DSP或其它集成電路的嵌入式存儲(chǔ)器。
8.根據(jù)權(quán)利要求1所述的裝置，其特征在于，使用緩沖存儲(chǔ)器以便使得來(lái)自外部源的I/O比到達(dá)非易失性存儲(chǔ)器陣列的I/O在更高的時(shí)鐘速度下。
9.根據(jù)權(quán)利要求5所述的裝置，其特征在于，使用緩沖存儲(chǔ)器以便使得來(lái)自外部源的I/O比到達(dá)非易失性存儲(chǔ)器陣列的I/O在更高的時(shí)鐘速度下。
10.一種集成電路裝置，其包括由薄膜晶體管組成的多個(gè)邏輯塊和在垂直方向上的在邏輯塊之間的互連。
11.根據(jù)權(quán)利要求5所述的裝置，包括多層存儲(chǔ)器陣列和由薄膜晶體管組成的邏輯塊以及在垂直方向上的在層之間的互連，由此存儲(chǔ)器陣列布置成矩陣并且包括多個(gè)并行的第一導(dǎo)線，在多個(gè)交叉區(qū)域處與所述第一導(dǎo)線重疊的多個(gè)并行的第二導(dǎo)線，多個(gè)存儲(chǔ)器單元，每個(gè)存儲(chǔ)器單元設(shè)置在導(dǎo)線的交叉區(qū)域處，在第一端子處電耦合到第一導(dǎo)線中的一個(gè)以及在第二端子處電耦合到第二導(dǎo)線中的一個(gè)，并且包括可控電阻；
其中第一導(dǎo)線或第二導(dǎo)線中的每個(gè)導(dǎo)線或第一導(dǎo)線和第二導(dǎo)線兩者電連接到至少一個(gè)薄膜晶體管；以及
其中所述晶體管基本上位于存儲(chǔ)器陣列的上方或下方。
12.根據(jù)權(quán)利要求11所述的裝置，其特征在于，所述裝置包括微處理器、微控制器、FPGA、GPU、PLD、ASIC、ASSP、DSP、MEMS或其混合。
13.根據(jù)權(quán)利要求11所述的裝置，其特征在于，所述裝置包括能量存儲(chǔ)裝置、微型顯示器、RF裝置或圖像傳感器。
14.一種集成電路裝置，其包括由薄膜晶體管構(gòu)成的I/O電路。
15.根據(jù)權(quán)利要求14所述的裝置，其特征在于，所述裝置的核心電路基于CMOS晶體管，并且基本上所有的I/O電路駐留在核心電路上方。
16.根據(jù)權(quán)利要求14所述的裝置，其特征在于，所述裝置包括第一襯底，由駐留在所述第一襯底上的薄膜晶體管組成的I/O電路，由此與所述I/O電路的一部分相關(guān)的核心電路駐留在第二襯底上并連接到所述I/O電路。
17.根據(jù)權(quán)利要求16所述的裝置，其特征在于，所述第一襯底是印刷電路板。
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