[發明專利]用于在處理浮點值時實現功率節省技術的裝置與方法

有效

• 申請號: 201580064719.4
• 申請日: 2015-11-23
• 公開（公告）號: CN107004252B
• 公開（公告）日: 2021-07-20
• 發明（設計）人: Y·M·金;S·P·樸
• 申請（專利權）人: 英特爾公司
• 主分類號: G06T1/20
• 分類號: G06T1/20
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 張欣

描述了當讀取和寫入圖形數據時用于減少功率的裝置和方法。例如，裝置的一個實施例包括：圖形處理單元(GPU)，其用于處理包括浮點數據的圖形數據；一組寄存器，該組中的寄存器中的至少一個寄存器被劃分用于存儲浮點數據；以及編碼/解碼邏輯，其用于通過使浮點數據內的指定一組的比特位置被讀出為0而非1來減少從該至少一個寄存器讀取的二進制1值的數量。

背景

本發明是在由能源部授予的合同號B600738下得到政府支持而作出的。政府享有本發明的某些權利。

技術領域

本發明大體涉及計算機處理器的領域。更具體地，本發明涉及用于在處理浮點值時實現功率節省技術的方法與裝置。

背景技術

圖形處理器是當前芯片上系統(SoC)架構中最大/功率關鍵塊之一。寄存器堆(RF)與寬的總線在圖形寄存器中消耗顯著的功率。在RF中，由于返回零(RZ)的多米諾類型(domino-style)的讀取操作，讀取“1”的操作比讀取“0”的操作消耗顯著更多的功率。此外，由于非返回零(NRZ)寫操作中的寫入位線的大電容，每個循環將不同的值寫入RF可導致最糟情況的功耗。類似地，每個循環在長、寬的總線上移動不同數據消耗了大量的功率。

附圖說明

結合以下附圖，從以下具體實施方式中可獲得對本發明更好的理解，其中：

圖1是具有處理器的計算機系統的實施例的框圖，所述處理器具有一個或多個處理器核以及圖形處理器；

圖2是處理器的一個實施例的框圖，所述處理器具有一個或多個處理器核、集成存儲器控制器以及集成圖形處理器；

圖3是圖形處理器的一個實施例的框圖，所述圖形處理器可以是分立的圖形處理單元，或可以是與多個處理核集成的圖形處理器；

圖4是用于圖形處理器的圖形處理引擎的實施例的框圖；

圖5是圖形處理器的另一實施例的框圖；

圖6是包括處理元件的陣列的線程執行邏輯的框圖；

圖7示出根據實施例的圖形處理器執行單元指令格式；

圖8是圖形處理器的另一實施例的框圖，所述圖形處理器包括圖形流水線、媒體流水線、顯示引擎、線程執行邏輯以及渲染輸出流水線。

圖9A是示出根據實施例的圖形處理器命令格式的框圖；

圖9B是示出根據實施例的圖形處理器命令序列的框圖；

圖10示出根據實施例的用于數據處理系統的示例性圖形軟件架構；

圖11示出了可在其上實現本發明的各實施例的架構的一個實施例；

圖12A-B示出了浮點值的某些部分的有關特性；

圖13A-C示出了在本發明的三個不同實施例中所采用的編碼/解碼邏輯；

圖14A-B示出了展示本發明的實施例減少前一值與當前值之間的切換(toggle)的數量的示例；

圖15示出根據本發明的一個實施例的方法。

具體實施方式

在下面的描述中，為了進行解釋，闡述了眾多具體細節以便提供對以下描述的本發明的多個實施例的透徹理解。然而，對本領域技術人員顯而易見的是，可以在沒有這些具體細節中的一些細節的情況下實施本發明的各實施例。在其他實例中，公知的結構和設備以框圖形式示出，以避免使本發明的多個實施例的基本原理模糊。

示例性圖形處理器架構和數據類型

系統概覽