[發(fā)明專利]用于融合乘法-乘法指令的裝置和方法

有效

• 申請?zhí)枺?/td>: 201580064354.5
• 申請日: 2015-11-24
• 公開（公告）號: CN107003848B
• 公開（公告）日: 2021-05-25
• 發(fā)明（設計）人: J·考博爾圣阿德里安;R·凡倫天;M·J·查尼;E·烏爾德-阿邁德-瓦爾;R·艾斯帕薩;G·索爾;M·費爾南德斯;B·希克曼
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 何焜

1.一種處理器，包括：

解碼單元，用于對單個指令進行解碼，所述單個指令指定第一源操作數(shù)、第二源操作數(shù)、立即數(shù)值、以及目的地操作數(shù)，

第一源寄存器，所述第一源寄存器用于存儲包括第一多個緊縮數(shù)據(jù)元素的所述第一源操作數(shù)；

第二源寄存器，所述第二源寄存器用于存儲包括第二多個緊縮數(shù)據(jù)元素的所述第二源操作數(shù)；

第三源寄存器，所述第三源寄存器用于存儲包括第三多個緊縮數(shù)據(jù)元素的第三源操作數(shù)，其中所述第三源寄存器由所述立即數(shù)值的多個位來標識；以及

融合乘法-乘法電路系統(tǒng)，用于執(zhí)行經(jīng)解碼的所述單個指令以：

根據(jù)所述立即數(shù)值內的位位置中的對應值將所述第一、第二和第三源操作數(shù)的多個緊縮數(shù)據(jù)元素解釋為正或負，

將所述第一多個緊縮數(shù)據(jù)元素中的對應數(shù)據(jù)元素乘以包括所述第二多個緊縮數(shù)據(jù)元素和所述第三多個緊縮數(shù)據(jù)元素的對應數(shù)據(jù)元素之積的第一結果數(shù)據(jù)元素以生成第二結果數(shù)據(jù)元素，以及

將所述第二結果數(shù)據(jù)元素存儲在所述目的地操作數(shù)中。

2.如權利要求1所述的處理器，其特征在于，所述單個指令是單個融合乘法-乘法指令。

3.如權利要求2所述的處理器，其特征在于，所述解碼單元用于將所述單個融合乘法-乘法指令解碼為多個微操作。

4.如權利要求1所述的處理器，其特征在于，所述第一源操作數(shù)和所述目的地操作數(shù)是存儲所述第二結果數(shù)據(jù)元素的單個寄存器。

5.如權利要求1所述的處理器，其特征在于，所述第二結果數(shù)據(jù)元素基于所述處理器的寫掩碼寄存器的值被寫入所述目的地操作數(shù)。

6.如權利要求1所述的處理器，其特征在于，為了將所述多個緊縮數(shù)據(jù)元素解釋為正或負，所述融合乘法-乘法電路系統(tǒng)用于讀取所述立即數(shù)值的與所述第一多個緊縮數(shù)據(jù)元素相對應的第一位位置中的位值以判定所述第一多個緊縮數(shù)據(jù)元素為正還是為負，用于讀取所述立即數(shù)值的與所述第二多個緊縮數(shù)據(jù)元素相對應的第二位位置中的位值以判定所述第二多個緊縮數(shù)據(jù)元素為正還是為負，并且用于讀取所述立即數(shù)值的與所述第三多個緊縮數(shù)據(jù)元素相對應的第三位位置中的位值以判定所述第三多個緊縮數(shù)據(jù)元素為正還是為負。

7.如權利要求6所述的處理器，其特征在于，所述融合乘法-乘法電路系統(tǒng)進一步用于讀取除了所述第一、第二和第三位位置中的所述位之外的一個或多個位的集合，以確定所述操作數(shù)中的至少一個操作數(shù)的寄存器或存儲器位置。

8.一種用于指令處理的方法，包括：

將包括第一多個緊縮數(shù)據(jù)元素的第一源操作數(shù)存儲在第一源寄存器中；

將包括第二多個緊縮數(shù)據(jù)元素的第二源操作數(shù)存儲在第二源寄存器中；

將包括第三多個緊縮數(shù)據(jù)元素的第三源操作數(shù)存儲在第三源寄存器中；

對單個指令進行解碼，所述單個指令指定第一源操作數(shù)、第二源操作數(shù)、立即數(shù)值、以及目的地操作數(shù)，

根據(jù)所述立即數(shù)值內的位位置中的對應值將所述第一、第二和第三源操作數(shù)的多個緊縮數(shù)據(jù)元素解釋為正或負；以及

將所述第一多個緊縮數(shù)據(jù)元素中的對應數(shù)據(jù)元素乘以包括所述第二多個緊縮數(shù)據(jù)元素和所述第三多個緊縮數(shù)據(jù)元素的對應數(shù)據(jù)元素之積的第一結果數(shù)據(jù)元素從而生成第二結果數(shù)據(jù)元素，并且將所述第二結果數(shù)據(jù)元素存儲在所述目的地操作數(shù)中。

9.如權利要求8所述的方法，其特征在于，所述單個指令被解碼為多個微操作。

10.如權利要求8所述的方法，其特征在于，所述第一源操作數(shù)和所述目的地操作數(shù)是存儲所述第二結果數(shù)據(jù)元素的單個寄存器。

11.如權利要求8所述的方法，其特征在于，所述第二結果數(shù)據(jù)元素基于處理器的寫掩碼寄存器的值被寫入所述目的地操作數(shù)。