[發明專利]使用嵌段共聚物的定向自組裝的自對準圖案化

有效

• 申請號: 201580061875.5
• 申請日: 2015-10-02
• 公開（公告）號: CN107112207B
• 公開（公告）日: 2019-12-17
• 發明（設計）人: 安德魯·梅斯;安東·德維利耶
• 申請（專利權）人: 東京毅力科創株式會社
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L21/311
• 代理公司: 11227 北京集佳知識產權代理有限公司
• 代理人: 蔡勝有;蘇虹

本文的技術提供了自對準蝕刻方法，所述方法使用現有特征進行圖案化或對齊圖案，而不損壞現有特征。使用現有基底結構來產生實現嵌段共聚物(BCP)的定向自組裝(DSA)的表面，而無需單獨的光刻圖案化層。本文的方法包括使基底上的至少一種現有材料或結構凹陷，并添加只在凹陷的材料上保留的膜。可以選擇該膜具有優選表面能，以實現嵌段共聚物的可控自組裝。然后可以使用現有結構和一種聚合物材料二者作為蝕刻掩模來蝕刻所述基底。一個示例性優點是經自組裝的聚合物材料可以設置成保護現有特征的暴露角部，這減少了選擇性蝕刻化學物質的負擔，提高了后續蝕刻的精確度，并且降低了濺射率。

相關申請的交叉引用

本申請要求于2014年10月14日提交的題為“使用嵌段共聚物的定向自組裝的自對準圖案化(Self-Aligned Patterning using Directed Self-Assembly of BlockCopolymers)”的美國臨時專利申請No.62/063,462的權益，其通過引用整體并入本文。

背景技術

本公開內容涉及基底中的蝕刻特征，包括用于蝕刻基底的圖案化方法。

在半導體工業中，制造集成電路(IC)通常涉及使用等離子體反應器來產生等離子體，等離子體輔助所使用的表面化學物質從基底上去除材料以及將材料沉積至基底。干法等離子體蝕刻工藝常規地用于沿著半導體基底上圖案化的細線或在半導體基底上圖案化的通孔內或在半導體基底上圖案化的接觸(contacts)處去除或蝕刻材料。成功的等離子體蝕刻工藝需要蝕刻化學物質，包括適用于選擇性蝕刻一種材料，而不蝕刻另一種材料(基本上不蝕刻)的化學反應物。蝕刻方法通常與圖案化掩模結合使用。

例如，在半導體基底上，可以使用定向等離子體蝕刻工藝將在保護層中形成的浮凸圖案轉移到所選材料的下面的層。保護層可以包括具有使用光刻法形成的潛在圖案的光敏層如光致抗蝕劑層，然后可以通過溶解并去除光致抗蝕劑層的所選部分使該潛在圖案顯影成浮凸圖案。一旦形成浮凸圖案，就將半導體基底設置在等離子體工藝室內，并形成選擇性蝕刻下面的層同時盡可能少地蝕刻保護層的蝕刻化學物質。

該蝕刻化學物質通過引入可離子化解離氣體混合物來產生，所述可離子化解離氣體混合物具有如下源分子，其包含與下面的層反應同時盡可能少地與保護層或圖案化層反應的分子組分。產生蝕刻化學物質包括引入氣體混合物，以及在存在的氣體物質的一部分與高能電子碰撞之后被離子化時形成等離子體。加熱的電子可以用于使一些種類的氣體混合物解離并產生(源分子的)化學組分的反應性混合物。因此，可以使用各種圖案化和蝕刻方法可控地去除或沉積各種基底材料。

發明內容

對于減小或縮小晶體管、存儲器陣列和其他半導體器件來提高密度和改善處理性能存在持續的動力。隨著半導體器件特征的關鍵尺寸(critical dimension)縮小，在制造過程中變得更加難以精確地制造結構和精確地蝕刻各個層。例如，對接觸、存儲器陣列交叉點構造、狹槽接觸(slot contacts)等精確地蝕刻變得更加困難，尤其是在需要亞分辨率(亞光刻分辨率)圖案化時。作為一個具體實例，隨著晶體管的關鍵尺寸縮小，源極和漏極的精確連接變得更加困難。FinFET晶體管尤其如此。例如，鑒于柵極間距為80納米或更大(在光刻分辨率內)，用于源極或漏極接觸蝕刻的掩模圖案始終處在使用常規圖案化技術而沒有使用保護蓋層的晶體管的柵極之間。然而，在縮小柵極間距的情況下，光刻覆蓋對不準成為一個重大問題。在對不準的情況下，由于蝕刻圖案可能使柵極與源極或漏極重疊，因此蝕刻步驟可能在源極/漏極與柵電極之間引起短路。