[發明專利]用于集成電路的電源管理系統

有效

• 申請號: 201580061179.4
• 申請日: 2015-10-28
• 公開（公告）號: CN107112994B
• 公開（公告）日: 2020-11-24
• 發明（設計）人: A·H·勒希
• 申請（專利權）人: 賽靈思公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175;H03K19/17772;H03K19/17784
• 代理公司: 北京市君合律師事務所 11517
• 代理人: 顧云峰;吳龍瑛

一種裝置包括設置在IC裸片(130)上的多個可編程硬件資源(136、250)和模數轉換器(ADC)(132)。ADC(132)被配置為量化IC裸片(130)的一個或多個模擬參數的值。該裝置還包括配置控制電路(138)，其被配置為響應于一組配置數據對可編程硬件資源(136、250)進行編程。可編程硬件資源(136、250)被編程為實施由配置數據指定的一組電路，并將ADC(132)連接到IC裸片(130)的各個節點，以對模擬參數進行采樣。該裝置還包括接口電路(134)，其被耦接到ADC(132)并被配置為基于來自ADC(132)的一個或多個模擬參數的量化值來產生控制信號(124)。接口電路(134)將控制信號(124)輸出到被耦接到IC裸片(130)的電源端子(122)的電源(110)。

技術領域

本公開大體涉及集成電路，具體涉及集成電路的電源管理。

背景技術

可編程集成電路(IC)是可被編程以執行指定邏輯功能的器件。一種類型的可編程IC，現場可編程門陣列(FPGA)，通常包括可編程片(programmable tile)的陣列。這些可編程片包括各種類型的邏輯塊，其可以包括例如輸入/輸出塊(IOB)、可配置邏輯塊(CLB)、專用隨機存取存儲器塊(BRAM)、乘法器、數字信號處理塊(DSP)、處理器、時鐘管理器、延遲鎖相環(DLL)、總線或網絡接口(如外圍組件快速互連(PCIe)和以太網等)。

每個可編程片通常包括可編程互連和可編程邏輯。可編程互連通常包括大量由可編程互連點(PIP)互連的不同長度的互連線。可編程邏輯使用可包括例如函數發生器、寄存器、算術邏輯等的可編程元件來實現用戶設計的邏輯。

可編程互連和可編程邏輯通常通過將配置數據流加載到定義如何配置可編程元件的內部配置存儲器單元來編程。可以通過外部設備從存儲器(例如，從外部PROM)讀取配置數據或將配置數據寫入FPGA。然后，各個存儲單元的集合狀態決定了FPGA的功能。

一些可編程IC包括能夠執行程序代碼的嵌入式處理器。該處理器可以被制造為包括可編程邏輯電路和可編程互連電路(也統稱為IC的“可編程電路”)的相同裸片的一部分。應當理解，處理器內的程序代碼的執行與在IC上可用的可編程電路的“編程”或“配置”可以區分開。編程或配置IC的可編程電路的行為導致由可編程電路中的配置數據指定的不同物理電路的實現。

發明內容

公開了一種包括多個可編程硬件資源和模數轉換器(ADC)的裝置，其被設置在IC裸片上。ADC被配置為量化IC裸片的一個或多個模擬參數的值。配置控制電路也被設置在IC裸片上。響應于一組配置數據，配置控制電路對可編程硬件資源進行編程以實現由該組配置數據指定的一組電路。配置控制電路的編程還使可編程硬件資源將ADC連接到IC芯片的各個節點，以對一個或多個模擬參數進行采樣。該裝置還包括被耦接到ADC并被配置為基于來自ADC的一個或多個模擬參數的量化值產生控制信號的接口電路。接口電路將控制信號輸出到被耦接到IC裸片的電源端子的電源。

還公開了一種包括主從通信接口的分級布置(hierarchical arrangement)的裝置。該裝置包括設置在第一裸片上并包括第一主通信接口的頂層電源管理電路。該裝置還包括設置在一個或多個附加裸片上的系統。該系統包括系統級電源管理電路，該系統級電源管理電路具有通信地耦接到第一主通信接口的第一從通信接口以及第二主通信接口。該系統還包括一個或多個子系統電路。子系統電路具有通信地耦接到第二主通信接口的各個從通信接口。

其它特征將通過考慮以下詳細說明和權利要求而得出。

附圖說明

在閱讀以下具體實施方式并參考附圖之后，所公開的電路和設備的各個方面和特征將變得顯而易見，其中：

圖1示出了用于控制IC裸片上的電源的第一布置；

圖2示出了用于控制IC裸片上的電源的第二布置；