[發明專利]控制線程在多線程處理器中的執行

有效

• 申請號: 201580058127.1
• 申請日: 2015-10-21
• 公開（公告）號: CN107111482B
• 公開（公告）日: 2021-02-05
• 發明（設計）人: T·什萊格爾;K·J·亞歷山大;F·Y·布薩巴;M·法雷爾;J·G·小雷爾
• 申請（專利權）人: 國際商業機器公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/38
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 于靜;張亞非

控制線程在處理器核心中的執行。所述處理器核心支持同步多線程(SMT)以使得可有效存在在同一物理處理器硬件上同步操作的多個邏輯中央處理單元(CPU)。將這些邏輯CPU中的每一者視為一個線程。在此類多線程環境中，可能需要一個線程來阻止所述處理器核心上的其他線程執行。此情形可以是響應于運行一關鍵序列或另一序列，所述關鍵序列或另一序列需要處理器核心資源或正在以其他線程可能干擾其執行的方式操縱處理器核心資源。

背景技術

一個或多個方面一般地涉及多線程處理器，且具體地說，涉及控制線程在此類處理器中的執行。

處理器可包括具有同步執行的指令的多個硬件線程。此類處理器被稱為實施同步多線程(SMT)，所述同步多線程是用于通過允許多個獨立執行線程更好地利用由現代處理器架構提供的資源來改進處理器的總體效率的技術。

通過控制多線程處理器的線程的執行，可獲得進一步的效率。

發明內容

經由提供如在權利要求1中要求保護的方法及相應的系統和計算機程序產品，克服了現有技術的缺點且提供了優點。

實現了額外特征及優勢。本文詳細描述其他實施例及方面且將它們視為所要求保護的本發明的一部分。

附圖說明

在本說明書的結尾部分處的權利要求書中特別地指出且清楚地要求保護作為實例的一個或多個方面。前述內容及其他目標、特征及優勢將自結合隨附圖進行的以下詳細描述而顯而易見，其中：

圖1示出結合并使用控制線程的執行的一個或多個方面的計算環境的一個實例；

圖2示出結合并使用控制線程的執行的一個或多個方面的計算環境的另一實例；

圖3A示出結合并使用控制線程的執行的一個或多個方面的計算環境的又一實例；

圖3B示出圖3A的計算環境的存儲器的其他細節；

圖3C示出結合并使用控制線程的執行的一個或多個方面的計算環境的另一實例；

圖4A示出根據控制線程的執行的一個方面使用的控制寄存器的一個實例；

圖4B示出根據控制線程的執行的一個方面使用的指令地址寄存器的一個實例；

圖5示出管線的各級的一個實例；

圖6示出控制線程在多線程處理器中的執行的邏輯的一個實例；

圖7A示出“清空”指令(Drain instruction)的格式的一個實例；

圖7B示出與圖7A的“清空”指令相關聯的邏輯的一個實施例；

圖8A示出“比較并交換R單元寄存器(Compare And Swap R-Unit Register)”指令的格式的一個實例；

圖8B示出與圖8A的“比較并交換R單元寄存器”指令相關聯的邏輯的一個實施例；

圖9A示出“加載且或R單元寄存器(Load and OR R-Unit Register)”指令的格式的一個實例；

圖9B示出與圖9A的“加載且或R單元寄存器”指令相關聯的邏輯的一個實施例；

圖10A示出“加載且與R單元寄存器(Load and AND R-Unit Register)”指令的格式的一個實例；

圖10B示出與圖10A的“加載且與R單元寄存器”指令相關聯的邏輯的一個實施例；

圖11A至11B示出與由一個或多個指令使用的互鎖相關聯的邏輯的一個實例；及

圖12示出計算機程序產品的一個實施例。