[發(fā)明專利]可重構(gòu)設(shè)備

在審

• 申請(qǐng)?zhí)枺?/td>: 201580056708.1
• 申請(qǐng)日: 2015-09-18
• 公開（公告）號(hào): CN107078740A
• 公開（公告）日: 2017-08-18
• 發(fā)明（設(shè)計(jì)）人: 佐藤正幸;志水勛
• 申請(qǐng)（專利權(quán)）人: 太陽誘電株式會(huì)社
• 主分類號(hào): H03K19/173
• 分類號(hào): H03K19/173
• 代理公司: 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司11287
• 代理人: 楊林勛

技術(shù)領(lǐng)域

本發(fā)明涉及一種可重構(gòu)設(shè)備及包含該可重構(gòu)設(shè)備的半導(dǎo)體裝置。

背景技術(shù)

雖基于摩爾定律，伴隨半導(dǎo)體微細(xì)化的CPU(Central Processing Unit，中央處理器)的運(yùn)算速度不斷提高，但該摩爾定律仍逐漸走向消亡。其原因在于微細(xì)化的極限。將10nm設(shè)為該極限，而當(dāng)前的半導(dǎo)體制造技術(shù)已接近該極限，通過CPU性能提升而實(shí)現(xiàn)的數(shù)據(jù)處理的高速化也逐漸放緩。

CPU對(duì)保存在寄存器內(nèi)的數(shù)據(jù)進(jìn)行運(yùn)算處理，將運(yùn)算對(duì)象的數(shù)據(jù)從高速緩存預(yù)取至寄存器內(nèi)，在高速緩存內(nèi)的數(shù)據(jù)并非對(duì)象數(shù)據(jù)的情況下，視為“高速緩存未中”，并進(jìn)行從主存儲(chǔ)器讀取數(shù)據(jù)的處理。

尤其，在數(shù)據(jù)中心等必須進(jìn)行大量數(shù)據(jù)處理的情況下，相比于運(yùn)算處理，向主存儲(chǔ)器的存取的時(shí)間增加，其成為數(shù)據(jù)處理的瓶頸，從而招致延遲化。另外，數(shù)據(jù)傳送的消耗電力也因高速化的需求而增加，也有必要冷卻服務(wù)器，數(shù)據(jù)中心的電力削減成為課題。此外，這種CPU架構(gòu)例如在專利文獻(xiàn)1的圖1中示出。

背景技術(shù)文獻(xiàn)

專利文獻(xiàn)

專利文獻(xiàn)1：日本專利特表2013-513139號(hào)公報(bào)

發(fā)明內(nèi)容

[發(fā)明要解決的問題]

盡管運(yùn)算處理本身為簡單的重復(fù)運(yùn)算，但當(dāng)有大量數(shù)據(jù)時(shí)，如上所述的數(shù)據(jù)處理延遲的傾向較強(qiáng)。因此，不需要處理器所進(jìn)行程度的高度處理。因此，不將數(shù)據(jù)傳送至CPU，而在存儲(chǔ)器側(cè)進(jìn)行數(shù)據(jù)處理，且在需要更高度運(yùn)算處理時(shí)使用CPU，由此謀求數(shù)據(jù)處理的高速化。

本實(shí)施方式的半導(dǎo)體裝置配置在主存儲(chǔ)器側(cè)，負(fù)責(zé)簡單的重復(fù)運(yùn)算，由此減少從CPU的主存儲(chǔ)器存取，謀求數(shù)據(jù)處理的高速化。解決所述課題的方式是如以下的項(xiàng)目組所示，實(shí)現(xiàn)半導(dǎo)體裝置。

1.一種可重構(gòu)設(shè)備，與主存儲(chǔ)器連接；且

所述可重構(gòu)設(shè)備具備利用地址線或數(shù)據(jù)線相互連接的多個(gè)邏輯部；

所述各邏輯部具有：

多條地址線；

多條數(shù)據(jù)線；

地址解碼器，將從所述多條地址線一部分輸入的地址解碼；以及

存儲(chǔ)單元陣列組件，具有由所述地址解碼器的解碼線所特定出的多個(gè)存儲(chǔ)單元，且將從所述特定出的存儲(chǔ)單元讀取的數(shù)據(jù)輸出至所述數(shù)據(jù)線；

所述存儲(chǔ)單元陣列組件的地址線與所述主存儲(chǔ)器的數(shù)據(jù)輸出線連接。

2.根據(jù)項(xiàng)目1所述的可重構(gòu)設(shè)備，其中所述存儲(chǔ)單元組件為多查找表。

本半導(dǎo)體裝置由于利用多查找表進(jìn)行作為邏輯元件及/或連接元件的動(dòng)作，因此明顯不同于利用選擇電路實(shí)現(xiàn)配線連接的FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)。

3.根據(jù)項(xiàng)目1或2所述的可重構(gòu)設(shè)備，其中所述各邏輯部具備：

第1地址解碼器，將從所述多條地址線的一部分輸入的地址解碼；

第2地址解碼器，將從所述多條地址線的另一部分輸入的地址解碼；

第1存儲(chǔ)單元組件，具有由所述第1地址解碼器的解碼線所特定出的多個(gè)存儲(chǔ)單元；以及

第2存儲(chǔ)單元組件，具有由所述第2地址解碼器的解碼線所特定出的多個(gè)存儲(chǔ)單元。

4.根據(jù)項(xiàng)目3所述的半導(dǎo)體裝置，其中所述第1存儲(chǔ)單元組件及第2存儲(chǔ)單元組件存儲(chǔ)多個(gè)真值表數(shù)據(jù)，且與輸出能特定出所述多個(gè)真值表數(shù)據(jù)的任一個(gè)的數(shù)據(jù)的第2多條地址線連接。

能夠提供一種可重構(gòu)半導(dǎo)體裝置，活用大容量存儲(chǔ)器而能夠?qū)⑹Ｓ嗟刂芬皂撁媲袚Q控制的方式進(jìn)行控制。

5.一種半導(dǎo)體裝置，其具備：

主存儲(chǔ)器及可重構(gòu)設(shè)備；

所述可重構(gòu)設(shè)備與所述主存儲(chǔ)器連接，

所述可重構(gòu)設(shè)備具備利用地址線或數(shù)據(jù)線相互連接的多個(gè)邏輯部，

所述各邏輯部具有：

多條地址線；

多條數(shù)據(jù)線；

地址解碼器，將從所述多條地址線的一部分輸入的地址解碼；及

存儲(chǔ)單元陣列組件，具有由所述地址解碼器的解碼線所特定出的多個(gè)存儲(chǔ)單元，且將從所述特定出的存儲(chǔ)單元讀取的數(shù)據(jù)輸出至所述數(shù)據(jù)線；

所述存儲(chǔ)單元陣列組件的數(shù)據(jù)輸出與所述主存儲(chǔ)器的地址線連接。

6.根據(jù)項(xiàng)目6所述的半導(dǎo)體裝置，其還具備第2可重構(gòu)設(shè)備，

所述第2可重構(gòu)設(shè)備具備利用地址線或數(shù)據(jù)線相互連接的多個(gè)邏輯部，

所述各邏輯部具有：

多條地址線；

多條數(shù)據(jù)線；

地址解碼器，將從所述多條地址線的一部分輸入的地址解碼；及