[發(fā)明專利]延遲電路以及相關(guān)的系統(tǒng)和方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201580047097.4
• 申請(qǐng)日: 2015-08-27
• 公開（公告）號(hào): CN106663078B
• 公開（公告）日: 2018-07-10
• 發(fā)明（設(shè)計(jì)）人: L·阿馬里利奧;A·戈盧比茨基;H·H·哈勒;F·科爾馬科夫;G·斯托格
• 申請(qǐng)（專利權(quán)）人: 高通股份有限公司
• 主分類號(hào): G06F13/40
• 分類號(hào): G06F13/40;G06F13/42;G06F1/10;H03K5/13
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 唐杰敏;陳煒

1.一種用于延遲輸出啟用信號(hào)的延遲電路，包括：

第一移位寄存器鏈，包括：

配置成接收輸出啟用輸入信號(hào)的第一鏈輸入，其中所述輸出啟用輸入信號(hào)是基于慢時(shí)鐘信號(hào)的；

配置成接收快時(shí)鐘信號(hào)的第一鏈時(shí)鐘輸入，其中所述快時(shí)鐘信號(hào)具有比所述慢時(shí)鐘信號(hào)更高的頻率；以及

配置成提供第一選通信號(hào)的第一鏈輸出；

第二移位寄存器鏈，包括：

配置成接收所述輸出啟用輸入信號(hào)的第二鏈輸入；

配置成接收所述快時(shí)鐘信號(hào)的第二鏈時(shí)鐘輸入；以及

配置成提供第二選通信號(hào)的第二鏈輸出，其中所述第二選通信號(hào)的每次轉(zhuǎn)變與所述第一選通信號(hào)的對(duì)應(yīng)轉(zhuǎn)變是相反的，其中所述第一移位寄存器鏈中的相繼各個(gè)移位寄存器是響應(yīng)于所述快時(shí)鐘信號(hào)的不同轉(zhuǎn)變來進(jìn)行時(shí)鐘定時(shí)的，所述第二移位寄存器鏈中的相繼各個(gè)移位寄存器是響應(yīng)于所述快時(shí)鐘信號(hào)的不同轉(zhuǎn)變來進(jìn)行時(shí)鐘定時(shí)的，并且其中所述第一移位寄存器鏈中的第一個(gè)移位寄存器與所述第二移位寄存器鏈中的第一個(gè)移位寄存器是響應(yīng)于所述快時(shí)鐘信號(hào)的不同轉(zhuǎn)變來進(jìn)行時(shí)鐘定時(shí)的；以及

配置成基于所述第一選通信號(hào)、所述第二選通信號(hào)、以及所述輸出啟用輸入信號(hào)來提供輸出啟用輸出信號(hào)的經(jīng)延遲輸出。

2.如權(quán)利要求1所述的延遲電路，其特征在于，進(jìn)一步包括觸發(fā)器，所述觸發(fā)器包括：

配置成接收數(shù)據(jù)信號(hào)的觸發(fā)器輸入；

配置成接收所述慢時(shí)鐘信號(hào)的觸發(fā)器時(shí)鐘輸入；以及

配置成提供所述輸出啟用輸入信號(hào)的觸發(fā)器輸出。

3.如權(quán)利要求1所述的延遲電路，其特征在于，進(jìn)一步包括配置成提供所述快時(shí)鐘信號(hào)的快時(shí)鐘。

4.如權(quán)利要求3所述的延遲電路，其特征在于，所述快時(shí)鐘包括環(huán)形振蕩器。

5.如權(quán)利要求1所述的延遲電路，其特征在于，進(jìn)一步包括基于OR的邏輯門，所述基于OR的邏輯門包括：

配置成接收所述第一選通信號(hào)的第一基于OR的輸入；

配置成接收所述第二選通信號(hào)的第二基于OR的輸入；以及

基于OR的輸出。

6.如權(quán)利要求5所述的延遲電路，其特征在于，進(jìn)一步包括基于AND的邏輯門，所述基于AND的邏輯門包括：

配置成接收所述輸出啟用輸入信號(hào)的第一基于AND的輸入；

耦合至所述基于OR的輸出的第二基于AND的輸入；以及

所述經(jīng)延遲輸出。

7.如權(quán)利要求1所述的延遲電路，其特征在于：

所述第一移位寄存器鏈包括偶數(shù)個(gè)第一移位元件；以及

所述第二移位寄存器鏈包括偶數(shù)個(gè)第二移位元件。

8.如權(quán)利要求1所述的延遲電路，其特征在于，進(jìn)一步包括頻率補(bǔ)償電路，所述頻率補(bǔ)償電路配置成：

接收所述快時(shí)鐘信號(hào)；

接收所述慢時(shí)鐘信號(hào)；以及

基于所述慢時(shí)鐘信號(hào)與所述快時(shí)鐘信號(hào)之間的延遲變化來補(bǔ)償所述輸出啟用輸出信號(hào)，

其中所述頻率補(bǔ)償電路包括：

配置成對(duì)在所述慢時(shí)鐘信號(hào)的循環(huán)期間發(fā)生的快時(shí)鐘信號(hào)轉(zhuǎn)變的數(shù)目進(jìn)行計(jì)數(shù)的計(jì)數(shù)器電路；

所述頻率補(bǔ)償電路進(jìn)一步被配置成基于所計(jì)數(shù)的快時(shí)鐘信號(hào)轉(zhuǎn)變的數(shù)目來確定所述慢時(shí)鐘信號(hào)與所述快時(shí)鐘信號(hào)之間的所述延遲變化，

所述頻率補(bǔ)償電路被進(jìn)一步配置成基于所述延遲變化來提供選擇信號(hào)；

所述延遲電路進(jìn)一步包括：

復(fù)用器，其中所述復(fù)用器的數(shù)據(jù)輸入被耦合至所述第一移位寄存器鏈內(nèi)的個(gè)體移位寄存器的輸出以及所述第二移位寄存器鏈內(nèi)的個(gè)體移位寄存器的輸出；以及

所述復(fù)用器被配置成：

基于從所述頻率補(bǔ)償電路接收到的所述選擇信號(hào)來提供所述第一選通信號(hào)；以及

基于從所述頻率補(bǔ)償電路接收到的所述選擇信號(hào)來提供所述第二選通信號(hào)。

9.如權(quán)利要求1所述的延遲電路，其特征在于，進(jìn)一步包括配置成當(dāng)所述輸出啟用輸入信號(hào)與所述輸出啟用輸出信號(hào)在邏輯上相等時(shí)暫停所述快時(shí)鐘信號(hào)的功率降低電路。