[發(fā)明專利]具有轉(zhuǎn)變跟蹤電路的交叉耦合式電平移位器

在審

• 申請(qǐng)?zhí)枺?/td>: 201580046693.0
• 申請(qǐng)日: 2015-10-09
• 公開（公告）號(hào): CN106716830A
• 公開（公告）日: 2017-05-24
• 發(fā)明（設(shè)計(jì)）人: S.H.馬瑟;A.夏爾馬;R.蘇布拉馬尼安
• 申請(qǐng)（專利權(quán)）人: 桑迪士克科技有限責(zé)任公司
• 主分類號(hào): H03K3/356
• 分類號(hào): H03K3/356;H03K5/12;H03K5/156;H03K19/0185
• 代理公司: 北京市柳沈律師事務(wù)所11105
• 代理人: 邱軍

1.一種轉(zhuǎn)變跟蹤電路，包括：

節(jié)點(diǎn)，在所述節(jié)點(diǎn)處生成輸出信號(hào)；以及

上拉和下拉電路，耦合到所述節(jié)點(diǎn)，所述上拉和下拉電路被配置成用于：

接收第一輸入信號(hào)和第二輸入信號(hào)，其中，在多個(gè)時(shí)間段中的每一個(gè)時(shí)間段期間，所述第一輸入信號(hào)和所述第二輸入信號(hào)各自執(zhí)行第一轉(zhuǎn)變和第二轉(zhuǎn)變，由所述第一輸入信號(hào)執(zhí)行的所述第一轉(zhuǎn)變比由所述第二輸入信號(hào)執(zhí)行的所述第一轉(zhuǎn)變更早發(fā)生，并且由所述第二輸入信號(hào)執(zhí)行的所述第二轉(zhuǎn)變比由所述第一輸入信號(hào)執(zhí)行的所述第二轉(zhuǎn)變更早發(fā)生；

響應(yīng)于由所述第一輸入信號(hào)執(zhí)行的所述較早的第一轉(zhuǎn)變而從低電平開始拉高在所述節(jié)點(diǎn)處生成的所述輸出信號(hào)的振幅；以及

響應(yīng)于由所述第二輸入信號(hào)執(zhí)行的所述較早的第二轉(zhuǎn)變而從高電平開始下拉在所述節(jié)點(diǎn)處生成的所述輸出信號(hào)的所述振幅。

2.如權(quán)利要求1所述的轉(zhuǎn)變跟蹤電路，其中，所述上拉和下拉電路被配置成用于進(jìn)行以下各項(xiàng)中的至少一項(xiàng)：開始上拉或開始下拉所述輸出信號(hào)的所述振幅，而無需在所述上拉和下拉電路的上拉電路部分與下拉電路部分之間進(jìn)行爭(zhēng)用。

3.如權(quán)利要求1所述的轉(zhuǎn)變跟蹤電路，其中，所述上拉和下拉電路包括上拉電路部分和下拉電路部分，并且其中，所述上拉電路部分和所述下拉電路部分各自被配置成用于接收所述第一輸入信號(hào)和所述第二輸入信號(hào)兩者。

4.如權(quán)利要求3所述的轉(zhuǎn)變跟蹤電路，其中，所述上拉電路部分包括第一p型金屬氧化物半導(dǎo)體(PMOS)晶體管和第二PMOS晶體管，所述第一PMOS晶體管和所述第二PMOS晶體管各自具有耦合到所述輸出節(jié)點(diǎn)的漏極端子，并且其中，所述下拉電路部分包括第一n型金屬氧化物半導(dǎo)體(NMOS)晶體管和第二NMOS晶體管，所述第一NMOS晶體管和所述第二NMOS晶體管各自具有耦合到所述輸出節(jié)點(diǎn)的漏極端子。

5.如權(quán)利要求1所述的轉(zhuǎn)變跟蹤電路，其中，所述上拉和下拉電路包括：

耦合到所述節(jié)點(diǎn)并且被配置成用于上拉和下拉在所述節(jié)點(diǎn)處的所述輸出信號(hào)的所述振幅的第一晶體管的第一路徑；

耦合到所述節(jié)點(diǎn)并且被配置成用于上拉和下拉在所述節(jié)點(diǎn)處的所述輸出信號(hào)的所述振幅的第二晶體管的第二路徑；以及

延遲電路，所述延遲電路被配置成用于：

接收所述輸出信號(hào)；并且

向所述第一路徑輸出延遲輸出信號(hào)，所述延遲輸出信號(hào)在所述第二輸入信號(hào)的所述第一轉(zhuǎn)變發(fā)生之后從第一電平轉(zhuǎn)變到第二電平，所述第一電平防止所述第一路徑下拉所述輸出信號(hào)的所述振幅，所述第二電平允許所述第一路徑下拉所述輸出信號(hào)的所述振幅。

6.如權(quán)利要求5所述的轉(zhuǎn)變跟蹤電路，其中，從所述延遲電路輸出的所述延遲輸出信號(hào)在所述第一輸入信號(hào)的所述第二轉(zhuǎn)變發(fā)生之后進(jìn)一步從所述第二電平轉(zhuǎn)變到所述第一電平。

7.如權(quán)利要求6所述的轉(zhuǎn)變跟蹤電路，其中，所述延遲電路被配置成用于將所述延遲輸出信號(hào)輸出到所述第一路徑的n型金屬氧化物半導(dǎo)體(NMOS)晶體管。

8.如權(quán)利要求7所述的轉(zhuǎn)變跟蹤電路，其中，所述延遲電路進(jìn)一步被配置成用于將延遲輸出信號(hào)輸出到所述第一路徑的p型金屬氧化物半導(dǎo)體(PMOS)晶體管，其中，處于所述第一電平的所述延遲輸出信號(hào)進(jìn)一步允許所述第一路徑上拉所述輸出信號(hào)的所述振幅，并且其中，處于所述第二電平的所述延遲輸出信號(hào)進(jìn)一步防止所述第一路徑上拉所述輸出信號(hào)的所述振幅。

9.如權(quán)利要求6所述的轉(zhuǎn)變跟蹤電路，其中，所述的第二晶體管的所述第二路徑被配置成用于在所述延遲輸出信號(hào)從所述第二電平轉(zhuǎn)變到所述第一電平時(shí)將所述輸出信號(hào)維持在所述低電平。

10.如權(quán)利要求1所述的轉(zhuǎn)變跟蹤電路，進(jìn)一步包括反相器電路，所述反相器電路被配置成用于：

接收第三輸入信號(hào)；

反轉(zhuǎn)所述第三輸入信號(hào)以生成所述第二輸入信號(hào)；并且

將所述第二輸入信號(hào)輸出到所述上拉和下拉電路。

11.如權(quán)利要求1所述的轉(zhuǎn)變跟蹤電路，其中，響應(yīng)于由所述第二輸入信號(hào)執(zhí)行的所述較早的第二轉(zhuǎn)變，所述上拉和下拉電路被配置成用于已經(jīng)導(dǎo)通至少一個(gè)第一晶體管以上拉所述輸出信號(hào)的所述振幅，并且已經(jīng)導(dǎo)通多個(gè)第二晶體管以下拉所述輸出信號(hào)的所述振幅，其中，所述至少一個(gè)第一晶體管的第一數(shù)量小于所述多個(gè)第二晶體管的第二數(shù)量。