[發明專利]低共模耦合效應的集成電路

有效

• 申請號: 201580000906.6
• 申請日: 2015-07-17
• 公開（公告）號: CN108028248B
• 公開（公告）日: 2020-12-25
• 發明（設計）人: 吳悅;賈天宇
• 申請（專利權）人: 無錫中感微電子股份有限公司
• 主分類號: H01L23/64
• 分類號: H01L23/64
• 代理公司: 蘇州簡理知識產權代理有限公司 32371
• 代理人: 楊曉東

一種集成電路，其形成于同一個晶片內，其包括：工作于第一頻率的第一電路，其包括第一電感；包括第二電感的第二電路，其對輸入信號進行處理，該輸入信號的偶次諧波的頻率位于所述第一頻率附近，該第二電感包括第一連接端(A)、第二連接端(B)、中間連接端(M)、中間節點(D)、連接于第一連接端(A)和中間節點(D)之間的第一線路、連接于中間節點(D)和第二連接端(B)之間的第二線路以及連接于中間節點(D)和中間連接端(M)之間的中間抽頭，第一線路和第二線路延伸形成一匝或多匝線圈。在電流從第一連接端(A)流向中間連接端(M)，從第二連接端(B)流向中間連接端(M)時，第一線路、第二線路和中間抽頭上的電流產生的磁場能夠基本互相抵消，從而降低了第二電路對第一電路的共模耦合的影響。

【技術領域】

本發明涉及一種集成電路的設計，特別是涉及低共模耦合效應的集成電路。

【背景技術】

在CMOS(Complementary Metal-Oxide-Semiconductor Transistor)射頻集成電路(RFIC)發展中，片上電感已成為射頻集成電路中的關鍵元件，并被廣泛應用于濾波器，LNA(噪聲放大器)以及VCO(壓控振蕩器)等電路。無論是基于GaAs(砷化鎵)工藝，還是COMS工藝的集成電路，往往都使用了多個片上電感。片上電感的面積大，而且其對于其他元件的耦合性能直接影響電路的整體性能，所以片上電感的去耦合設計十分重要。在之前的眾多研究中，也已經形成了許多常用的去耦合技術。如在片上電感下方設計PatternedShielding(格柵屏蔽)或電感四周設計Guard Ring(保護環)等結構減小電感對外耦合。但是之前的這些去耦合設計往往只是默認為在差模電流輸入情況下，而忽略了共模輸入電流的耦合影響。在現有技術中，對于如何消除片上電感之間的共模耦合影響并沒有足夠的重視和研究。

圖1示出了現有的射頻集成電路在一個實施例中的電路結構示意圖。如圖1所示，所述射頻集成電路包括壓控振蕩器110、分頻器120、上變頻器130、驅動放大器140。

所述壓控振蕩器110包括有并聯的電容C1和電感L1，其可以產生頻率為f_VCO振蕩時鐘信號。分頻器120將振蕩時鐘信號進行二分頻得到兩個相位相差90度的本地振蕩時鐘信號，其中本地振蕩時鐘信號的頻率f_LO＝f_VCO/2。上變頻器130基于本地振蕩時鐘信號將基帶輸入信號調制為初始射頻信號，其中基帶輸入信號的頻率為f_m，初始射頻信號的頻率為f_S，其中f_S＝f_LO+f_m。驅動放大器140將所述初始射頻信號進行功率放大得到放大的射頻信號，放大后的射頻信號經過天線150發射出去。所述上變頻器130包括有并聯的電感L2和電容C2。驅動放大器140包括并聯的電容C3和電感L3，以及與電感L3耦合成變壓器的電感L4。射頻信號的偶次諧波的頻率為2*f_S，其與壓控振蕩器輸出的振蕩時鐘信號的頻率接近。因此，射頻信號的偶次諧波會影響到所述壓控振蕩器，以導致所述壓控振蕩器輸出的振蕩時鐘信號中存在不需要的噪聲。為了克服這些問題，現有技術中或者在壓控振蕩器中加入復雜的校準電路，或者采用不同的本地振蕩信號產生電路，然而這樣會造成額外的功率損耗以及更大的芯片面積。

因此，有必要提出一種改進的技術方案來解決上述問題。

【發明內容】

本發明的目的在于提供一種集成電路，其可以降低集成電路中的兩個電感之間的共模耦合效應。