[實用新型]電路

有效

• 申請號: 201521130170.8
• 申請日: 2015-12-30
• 公開（公告）號: CN205320061U
• 公開（公告）日: 2016-06-15
• 發明（設計）人: P·N·辛格;S·S·B·卡勒魯;A·巴爾;M·辛格;R·馬利克
• 申請（專利權）人: 意法半導體國際有限公司
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

技術領域

本實用新型涉及數模轉換器(DAC)電路，并且具體地涉及對數模轉換器的校準。

背景技術

高頻數模轉換器(DAC)對現代通信系統(像DOCSIS、WiHD等)來說是必不可少的部 件。實際上，DAC性能需求隨著這些現代標準的每次更新換代而增加。

更具體地，對于高速應用和高分辨率應用，優選電流導引DAC。電流導引DAC通過在 時鐘沿上施加數字數據序列來工作，以便控制或導引輸出差分晶體管對的兩個分支之間的 電流。因此，產生了與輸入的數字序列成正比的電流并且其被傳遞通過多個差分負載電阻 器以便生成模擬輸出電壓。此電流導引過程涉及與連接至輸出端的多個晶體管開關相耦接 的電流源。通過電流源以及這些電流導引開關的失配來確定被傳送至輸出端的電流。

對于電流導引數模轉換器的設計，有三個主要要素主導轉換器的性能：a)這些電 流源的權重的準確性，因為每個權重表示與二進制序列的輸入位相對應的二進制權重或測 溫權重；b)在電流信號路徑中的多個關鍵節點處的總寄生電容；以及c)控制信號時序失配 和符號間干擾，因為不是每個開關都在每個時鐘轉變上都被觸發(這使得輸出電壓對輸出 信號的頻率敏感并且引起在較高輸出頻率上的失真)。權重準確性問題負責DAC設計的靜態 性能或DC性能。寄生電容問題負責DAC的高頻性能。

電流源失配誤差通過增大用于制作電流源的晶體管面積而減少。然而，對于增大 晶體管的面積，存在節點電容同樣成比例地增大的折衷。因此，在使用較大晶體管作為電流 源時，高頻性能被降低。相應地，需要最小化在電流導引實現中電流源所占用的面積以便為 了良好的高頻性能而減小寄生電容。然而，電流源的面積的減小增大了所產生的與用于電 流導引的那些開關晶體管的失配，此因素變成影響電流源的準確性的更加主導的分量。

還存在與這種架構中的符號間干擾相關的問題，因為不是所有的二進制電流源每 次都將切換，所以一些電容節點需要時間來穩定下來，并且一些未穩定的節點具有記憶效 應，導致動態性能降級。為提高DAC的動態性能并且消除符號間干擾，而是使用兩對開關進 行電流導引。這種類型的DAC電路配置在本領域中被稱為四開關電路。四開關配置的設計確 保了對于所有的電容節點在每個時鐘周期都存在一定切換，并且因此，所有的節點在所有 的輸出頻率上都表現出相同的行為。然而，四個開關具有一定的失配，并且在被接通時它們 在這些節點處引入了不同的電壓。由于這些電流源現在都是小晶體管，這些器件看到漏源 電壓的變化，并且因此，在降級靜態性能的每個時鐘相位期間電流發生變化。

相應地，需要對電流源以及所包括的開關晶體管進行校準。

數模轉換器是本領域中眾所周知的電路。以下引用展示并描述了當前最新的數模 轉換器的示例：

W.曾(W.Tseng)等人，“在高達500MHz的具有>70dBSFDR的90nmCMOS中的12位 1.25GS/sDAC(A12b1.25GS/sDACin90nmCMOSwith>70dBSFDRupto500MHz)”， ISSCC2011；

吉爾·恩格爾(GilEngel)等人，“2.9GHz上具有66dBACLR的0.18μmCMOS中的14 位3/6GHz電流導引RFDAC(A14b3/6GHzCurrent-SteeringRFDACin0.18μmCMOS with66dBACLRat2.9GHz)”，ISSCC2012；

W.林(W.Lin)等人，“在整個奈奎斯特帶寬之上具有>70dBSFDR的40nmCMOS中的 12位1.6GS/s40mWDAC(A12b1.6GS/s40mWDACin40nmCMOSwith>70dBSFDRover EntireNyquistBandwidth)”，ISSCC2013；

布萊恩·勃蘭特(BrianBrandt)等人，“用于纜線頭端系統的0.18μmCMOS中的14 位4.6GS/sRFDAC(A14b4.6GS/sRFDACin0.18μmCMOSforCableHead-End Systems)”，ISSCC2014；